ザイリンクスのマルチサイクルとfalsepath固定

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kil

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こんにちはすべて、デザインのマルチサイクルパスとFalseパスを識別する方法。我々はそれが自己警告やエラーとして認識してスルーしてツール(FPGAツール)合成段階またはザイリンクスの後に識別する必要がない。 FPGAフローのどの段階でこのマルチサイクル·パスとFalseパスは識別されています。ザイリンクスFPGAフローでこのマルチサイクルパスと偽のパスを修正する方法吉に関して
 

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