コンパイラ

[srpatel9]

こんにちはすべて、

？かクロックを生成誰にどのようにして任意のアイデアを合成する。

私は何があるCLK1にはCLK2にと。

CLK1には、クロック、グローバル。
CLK2にロジックをCMOSの使用している生成されます。ロジックのCMOS入力のこの時計のようになるCLK1に使用してからゲート。

私が構¥築しようとしている回路は自己タイムアウトしました。レベルは2が完了するまで待機のためのレベル1。のレベル2発電時計のようにの間に動作ロジックのCMOS。

私はどのようにいくつかのアイデアを私にする与えることができることがもしあなたが本当に感謝
コンパイラのRTLや合成、これをでケイデンスコンパイラのRTLにフィードすることができますコマンドDCで。

ありがとう。

 

[ljxpjpjljx]

PTはタイミングはきれいか？

 

[srpatel9]

申¥し訳ありませんが知識不足の私のために。私はシンセサイザーで午前は精通してよく。もらえますかの意味を教えてそれは私を何ですか？

 

[Guest]

[No message]

 

[navneetgupta]

こんにちはsrpatel9、

でしたが、デザインを練るウル、クロックを意味する方法を生成するuは何ですか？
どのようにuの再それを使用して（任意の図？）

私は多くのように、説明ウルからことを理解し、uは合成の制約ウルで生成されたクロックを作成することができます。
もクロック場合に生成定義していない場合は、私は合成と思うウルされる回路が。

しかし、この方法を推奨されません。

ホープは役立ちます。

 

[srpatel9]

こんにちはnavneetgupta、

合成ウシ初乳によってだけ定義クロックをすることができますはい私は確かに。しかし、制約の結果を私生成されます。

Sythesizerは、レベル2が失敗を理解する生成された信号は、そのためにクロックですにより、CMOS。

場合には、この私がレベルを2私のことはできません最適化します。

だから私はレベル2が必要メカニズムによってのどのシンセサイザは、信号がよく理解してクロックであるCMOS生成された。

 

[naitik]

バッファされます選択インバータや出会いは基本中のものに、クロックツリー合成？

 

[navneetgupta]

今では質問は2つ：

1）CLK2にする方法ツールが理解信号はクロック？
このため、uが生成されるCLK2には、フィードをこの制約をする場所）で合成ツールがあると制約（を定義するクロック生成されます。次に、CLK2にハードウェアの残りのツールによって信号のクロック処理のようになります。
：におけるSDCフォーマットのコマンドは："create_generated_clock"。あなたのツールのヘルプ（デザインコンパイラ）のuができるこのコマンドに関するすべての情報。

2）の出会いについて：出会いやバックエンドのツールをネットが必要とファイルの制約が。この制約のファイルは、通常ファイルですsdcの。uでは、このファイルdefinationをクロック生成されますが有する。uでは、生成されたクロックdefinationクロックのソ¥ースクロックで生成された関係をエッジも定義します。

私は質問を願っこの回答のウルは、

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追加分後13：
RTLCompilerで制約をあなたのSDCコマンドを使ってを読み取るための"read_sdc"。