T
trai
Guest
ハワイ
私はゲートを行うレベルのシミュレーションでは
、 合成されたネットリストのために注釈を付けることなくしたい
sdfファイル。私はちょうどいないタイミングネットリストの機能¥を確認したい。
私には
、 次のコマンドを使ってネットリストをシミュレートncverilogを使用する：ncverilog mydesign.v - vをtsmc18.v - vをRA1SHD_1024x32.v notimingcheck delay_mode_zerotsmc18.vライブラリ細胞シミュレーションモデルです
RA1SHD_1024x32メモリのシミュレーションモデルです
しかし
、 シミュレーションの結果を完全に間違っている。私はこの問題が何であるかを知らない。
それから私の代わりにVCを使用します。コマンドに従っている：ベンチャーキャピタリストmydesign.v - vをtsmc18.v - vをRA1SHD_1024x32.v notimingcheck delay_mode_zero結果はncverilog場合は異なっています。ネットリストの動作が
、 メモリの動作を修正するように失敗しました。例えば、ネットリスト内のメモリへのアクセスユニットが正常にRA1SHD_1024x32するシミュレーション時にメモリ制御信号を生成します。ただし
、 メモリのシミュレーションモデルdoesn't信号に適切な応答を与える。
可能¥性が誰でも何が間違っていた私に教えてください。ご返信いただき
、 ありがとうございます〜
私はゲートを行うレベルのシミュレーションでは
、 合成されたネットリストのために注釈を付けることなくしたい
sdfファイル。私はちょうどいないタイミングネットリストの機能¥を確認したい。
私には
、 次のコマンドを使ってネットリストをシミュレートncverilogを使用する：ncverilog mydesign.v - vをtsmc18.v - vをRA1SHD_1024x32.v notimingcheck delay_mode_zerotsmc18.vライブラリ細胞シミュレーションモデルです
RA1SHD_1024x32メモリのシミュレーションモデルです
しかし
、 シミュレーションの結果を完全に間違っている。私はこの問題が何であるかを知らない。
それから私の代わりにVCを使用します。コマンドに従っている：ベンチャーキャピタリストmydesign.v - vをtsmc18.v - vをRA1SHD_1024x32.v notimingcheck delay_mode_zero結果はncverilog場合は異なっています。ネットリストの動作が
、 メモリの動作を修正するように失敗しました。例えば、ネットリスト内のメモリへのアクセスユニットが正常にRA1SHD_1024x32するシミュレーション時にメモリ制御信号を生成します。ただし
、 メモリのシミュレーションモデルdoesn't信号に適切な応答を与える。
可能¥性が誰でも何が間違っていた私に教えてください。ご返信いただき
、 ありがとうございます〜