ゲートレベルのシミュレーション

[wisemonkey]

こんにちは皆、私には、VCSのゲートレベルのシミュレーションのアイデアを得るためのチュートリアルを通過しようとしている私はすでに東芝のライブラリは、タグを保護されているので、だから今は（発行しようとしている（これで私は最後の学期で働いていた）合成されたデザインを持っているその中に）のvcs + v2k - sverilog top.vのtb.v design.postsynth.v - yを./lib/verilog/tc240c + libextは+。tsbvlibpしかし、私はまだ"ライブラリファイルのいずれかのトークンで悪い暗号化とエラーが表示されますすべてのご提案のための保護"ありがとう：）

 

[ljxpjpjljx]

あなたはsdfファイルを読んだことがある？

 

[wisemonkey]

ない。私はdc_shell用（フォーマットのverilog）コマンドを書くの助けを借りて、ネットリスト（design.postSynth.v）ファイルを作成します。今のところ私は、プロシージャ今sdfファイルを作成する/コマンドをしないでください。おかげで[= 2のサイズは] [色=＃999999]は18分後に追加されました：[/色]の[/サイズ]ここでは、一般的な読書と私のコースから理解の流れです：（私は不足している部分があるはずだ、特に後合成は、ステップ1と同じテストベンチの助けを借りて、仕様からの書き込み私）の設計（Verilogコード）を機能シミュレーション（単にデザインファイルおよびテストベンチ）の合成（領域デザインファイルを使用してデザインライブラリの/タイミングレポートを使用）ポスト合成シミュレーション（修正してください）ツールとネットリストファイルを使用して自動化されたプロセスを：リストファイルには、配置配線（私はしかし、同じくらい私が読んで、それを探求していないよ）は、ステップ3とライブラリのソースで得られた

 

[wisemonkey]

うーん、誰も私が間違っている場合、私は読んで/検索を続行することができるように、私はそれを正しい方法か間違ってやってるなら、私に知らせることができます。すべてのご提案をお寄せいただきありがとうございます

 

[randyest]

自衛隊かどうかに注釈を付ける暗号化に関するエラーメッセージを使用しては何の関係もありません。あなたが正確なエラーメッセージを引用することはできますか？私は多分できる、詳細を提供することができますに役立ちます。

 

[wisemonkey]

デコードすることはできません - [引用]保護されたコードは、VCSによって作成されていない（正確にいくつかのファイルをパースした後）：確かにここで、正確なエラーです。エラーモジュールの外、または別のスコープで暗号化を開始悪い暗号化を[BEの]に。 "./lib/verilog/tc240c/tsbMUXXprim.tsbvlibp"、7：トークンです'`保護'`保護━^ [/引用]

 

[randyest]

暗号化されたモデルは、ツールのvcs以外の暗号化されているように見えます。たぶんNCVerilogまたはいくつかのFPGAツールなの？私の経験では、暗号化は、ツール固有のものです。多分/ファブベンダーを求めるかのツールは暗号化されたことと、彼らは再ベンチャーキャピタルのためにそれを行うことができるかどうか？すみません、私はより多くのヘルプのすることはできません。

 

[wisemonkey]

なんかね、その私の大学のマシン上で私は、ラボの管理者と話をする必要がありますようにします。それは指摘してくれてありがとう：）

 

[asicganesh]

あなたはdc_shell自体からSDFファイルを生成するためにwrite_sdfを使用することができます

 

[randyest]

あなたはwrite_sdfを使用することができます[引用= asicganesh]は、それ自体が[/引用]私は何かを見落としているのあなたのdc_shellからsdfファイルを生成するには？なぜあなたは、SDFアノテーションは、暗号化の問題とは何かがあると思いますか？彼のエラーメッセージによると、VCSは、モジュール（一部の原始的な細胞）SDFアノテーションは、明らかに何かを復号化することはできません（これは我々が証拠を持っている）VCSを失敗しても解読できないと言っている。これは、SDFアノテーション前に行われます。復号化は失敗します。 SDFアノテーションは、明らかにそれを行うには何もしています。または私は何かが足りないのですか？より完全に我々が理解できるようにあなたのアイデアを教えてください。

 

[heartfree]

randyestに同意します。それはncsimを試してみてください、ツールチェーンの問題になることがあります。

 

[pini_1]

ネットワークでのRTL、ポストされたNGDおよびゲートレベルのIシミュレーション設計を計画しています。あなたは、私が無料VHDLシミュレータを使用していても見てみると良いでしょうすなわちGHDLは、のhttp://bknpk.no-ip.biz/my_web/IP_STACK/synt_ngd_1.html [/ URLの]

 

[wisemonkey]

みんなありがとう、特にrandyest。ライブラリには、リズムツール（ncverilog）で暗号化されて、私は自分のPATH環境変数にデフォルトでncverilog持っていませんでした。とにかく編集cshrcファイルで修正されたことを、今も私は、ゲートレベルのシミュレーションピーニのおかげで通過するように再度報告されますが取り組むためにいくつかのエラーをした、NCSimでシミュレーションを開始してそれを得ることができますが、私は、プロセスのFPGAツールを使用したしかし、この時間は、完全なASICフロー[= 2サイズ]に従うことを望んだ[色=＃999999] 39分後に追加されました：[/色]の[/サイズ]だから次の質問です：私は、それが平らに[コード]を使用することが重要されているとか私は他のファイル内のモジュールをした場合と[/コード] uniquify？ thatsはまさに私が現在こだわっているここで私はネットリストを得ることができるように私は私がすることはできませんが正常に正しいことをシミュレートする（私がデザインでインスタンス化した）設計外のFIFOをしたので、私は思いますか？または私は確認する必要がある他のが何ですか？

 

[wisemonkey]

特に、ゲートレベルのシミュレーションに焦点を当て - 皆さん、こんにちは、私は要求は誰もがncverilogのためのチュートリアルを投稿することができますしました。私は、それが私の問題は、私が投稿されます解決するかどうか私は現在読んでいるいずれかをしました。そのだけではなく、コマンドが多分何かがいくつかのリファレンスデザインかもしれないと順を追って説明すればそれに加えて、本当に素晴らしいことだ。ここでは、状況です：私は3つのファイルと[コード] FIFOのように見えるデザイン用に作成されたリストを読む - 設計、実装 - 各FIFOは、独自のメモリを持っていますが、私はネット世代でそれを使用することはできません[コード/]のFIFO（私は' mは正確になぜ私はncsimはいくつかのポートが接続されていないと私は、FIFOの接続を台無しhadとき、私はシミュレーションエラーを機能シミュレーションエラーと同じ取得し、それがエラーで提示始まるので、基本的にする）メモリは、合成すべきではない知っているようにクリアされません。私は、この情報はコメントするのに十分ではないかもしれないが、私もただのチュートリアルいただければ幸いです、私は目を通してみますね。ありがとう

 

[wisemonkey]

もうアウトツールを使用してそのことの問題にします。私はそれがゲートレベル（機能検証と合成が正しいことが判明以降）でデバッグする必要があります正しくしかしncverilogを使用していました。そして、合成後のネットリストの信号の数を見て、そのも困難な私はその場所およびルートの行の隣にあったに向かって作業を停止したので、今のところのデバッグ考える。