ゲイツ氏は

[pstar]

こんにちはすべて、

私はスパルタDigilentザイリンクスWebpack 6.3i - 3ボードを使用しています。私は私の設計で使用する：

- 16x16乗算器
32ビットコンパレータ少ない
32ビットコンパレータ大きい
32ビットコンパレータ等しい
32ビット加算器

以来
、 私は
、 *
私の Verilogのデザインwebpackの種類
、 それぞれの事業のための使用を知らない<,>,=, ,に使用されます。

私は正確に何
としたり 、または、のXOR 、知る必要がある...この設計で使用されるゲートの各操作に使用されるので
、 私はゲートの数を知る必要があります。しかし
、 私のレポートの任意の場所または手動finfこの数字はできませんでした。

もしあなたが私のゲートが
、 非常に便利な支援されるこれらの番号を確認することができます。場合や
、 すでに）
、 それぞれの（
つまり webpack使用されるザイリンクスのデザインを知っていたことをここに投稿してください一人一人のためのゲートの数です。refrenceかも非常に便利ですが
、 この情報が含まれてPDFライブラリへのリンクをクリックします。

あまりにも多くの感謝いたします。

注意する
、Pouya

 

[echo47]

同等のゲート数には
、 通常
、 FPGAのに興味を持っていません。あなたはその値を計算のための軍事的信頼性が必要ですか？

は
、 Xilinx ngdbuildユーティリティが同等のゲート数の合計を含む設計の概要を出力します。

FPGAのビルド時に私は
、私 を使用しては
、 ngc2edif 、 ngdbuild 、地図、パー、 trce xst 、 makefileを実行し
、 bitgen 。

 

[pisoiu]

地図のレポート（ 。 mrpファイル）と合成レポート（ 。 syrファイル）
をご覧ください 。あなたが探しているが見つかります。

/ pisoiu

 

[SP]

pisoiu書いた：

地図のレポート（ 。 mrpファイル）と合成レポート（ 。 syrファイル）をご覧ください。
あなたが探しているが見つかります。/ pisoiu