グローバルは、VHDLで定義されて

[pastro]

こんにちはすべて、私は、FPGAの束を含むプロジェクトのVHDLのファームウェアに取り組んでいます。 FPGAのほとんどは、FPGA、FPGAからに変更し、そのIDのような唯一のものと同様のファームウェアを持っています。私は、すべての定数は、FPGAに固有の記載されている構成データとVHDLファイルを作成し、参照するために"include"文のいくつかの並べ替えすべてのVHDLモジュールの定数がします。何がこれを行うには、右の方法は何ですか？ありがとう！

 

[FvM]

あなたは"defsの"などのパッケージ内のすべてのそれぞれの定数を配置することができます、それを参照しているすべてのデザインエンティティでそれをインポートします。整数：：定数major_versionはがされているパッケージDEFSはを[コード] = 0;定数のMINOR_VERSIONを：整数を：= 16; - エンドパッケージDEFSは、使用のwork.defs.allを;デザインは、図書館の仕事のファイルで[/コード]を実際の名前を異なる場合がありますdefsのファイルは、また、一般的な定義の階層を実装することができますし、特定の定義を対象としています。

 

[TA37]

これはチップごとに固有のビットストリームに至るまでの各チップのre-compile/synth/PARが必要になることに注意してください。デバイスが実際にいくつかのパラメータを除いて同一である場合、1つのソリューションは、これらのパラメータは、チップは、任意の実際の作業を行う構成とパワーオンリセットが、前と後のロード*できるようにすることがあります。 *ロード：いくつかのスーパーバイザのCPUは、各チップへのインタフェースを記述します。または、各チップは、config EEPROMの設定を引き出すためのロジックを持っています。またはその他の方法。

 

[FvM]

[引用]は、デバイスが実際にいくつかのパラメータを除いて同一である場合、1つのソリューションは、これらのパラメータの後にロードされた*できるようにする可能性があります構成とパワーオンリセットが、チップは実際の作業を行います。[/引用]ランタイムの前に構成は、もちろん代わるものです私の意見では、それは"チップは、任意の実際の作業を行う前に"パラメータをロードする制限されるべきではありません。しかし、構成レジスタのオーバーヘッドに加えて、それはかなり高い論理素子と配線リソースの要件を含む可能性があります。省エネ、コンパイル時間以上の最も重要な利点は、ソフトウェアバリアントインベントリを簡素化されます。

 

[TrickyDicky]

ソフトウェアは、ファームウェアの独立して開発され、バージョンが互換性をチェックしたり、利用する機能がありますを参照してくださいレジスタを使用して場合もあります。

 

[TA37]

低オーバーヘッドで何かが配列（s）とビットファイルの'集団'のすべての可能なチップのパラメータを格納している可能性があります。その後、いくつかはそれ以外の場合のI /静的コードの入出力端子は、未使用の使用"/機能がチップ/ IDはどこ？"次に、パラメータ：= PARAM_ARRAY（to_unsigned（IdPins（5 downto 0））;