クロック生成

C

chaitu2k

Guest
派生5.2MHzクロックから25 MHzの試みドメイン...私はデジタル時計で使用してカウンタiをディどのようにそれは....一部を10進しない与える私に

 
こんにちは男、
これは状況がリアルタイム挑戦...対応することができます待つことができると参照してくださいどのようにメンバーが多く...
私はsecne感じる複雑なこれは本当にドメインがデジタルしかし、あなたが先に行くことしようとPLLのまたはいくつかのこのような回路....のようなPLLのものをいくつかすることができます変更電圧またはrefのこと...

しかし、私は戻ってくる理解するでしょうして、この私は間違いなく取得します詳細はこちら私はいくつかのかどうかを、すぐに私は既に持っているの周りに広がるの単語を...

さようなら

 
はい、50MHz/125 * 13 = 5.2MHz。あなたが統合してPLLのに多くの共通のFPGAの。それらを設計、自分のため必要があるでしょうあなたは：ASICデザイン！（）の範囲の周波数はいけないを基準と難しすぎる。

しかし、アライメントの位相クロックは注意をの！

 
PLLは、それを解決することができます。
しかし、簡単な方法？

 
こんにちは

あなたはSN74LS292を分割可能¥性があります使用する周波数。

ている要因の周りを再生する場合があるので、10ではなくなる場合は、残念ながら。

私はここでデータシートからして：

http://focus.ti.com/docs/prod/folders/print/sn74ls292.html

よろしく

 
PLLは、それを解決することができます。それをする場合を実装する回路を使用してデジタルにしたい場合は、あなたがクロックを複数生成するためにFSMを使用することができますしてください。

 
あなたはquarzと単純なインバータ発振器をすることができますような。

 
場合には、125を使用するPLLの分周器のフィードバックと26の場合と同様に部プリスケーラが必要です。高精度の6.5ppmあなたにそれをだけ試してその

 
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