クロックサイクルをカウントするには？

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tom_hanks

Guest
こんにちは、私のアプリケーションでは、私は、有効な信号がACKを検討する必要がある唯一の5クロック·サイクルの間、そのアクティブな場合..今、どのように私はこの.. VHDLを書き込むことができますか？私は、ACK信号のアサート後、常にクロックをカウントしなければならないのですか？ plsは私を助けて...トム
 
あなたはシーガルACKを監視する小さな3ビットカウンタをアサートできます。
 
信号カウント：'1、（0 downto 8）;有効：STD_LOGIC;有効：（rising_edge（CLK）とACK = 1）を=カウント1をカウントする場合は、プロセス（clk）が始まり、カウント<5次に有効な場合
 
歓声maye ..私が何かを言うことができます..私は、その良いではないデザインの実践は、クロックをカウントすることを聞いた..イムはちょっと混乱なぜthatsの..私はそれは良い方法ではない理由を知らない..しかしuが知っていれば、plsは私に教えて..トム
 
私はあなたが言う必要ないものを理解していない... :)
 
私が言いたいのは、それはそれはクロックサイクルをカウントするのは良いアイデアではないかもしれません..私は問題を感じ、年後にコーディングをしています..
 
あなたは、クロックをカウントしない場合は...あなたは何をカウントしたいですか？？ ：ロール：あなたは、プライマリ·クロックを使用したくない場合は...セカンダリ·クロックを使用し....
 
それともエッジクロックが最後の段階で、あなたがack HIGHのとき、クロック入力（クロックACK信号のイネーブル信号で制御）で5段階に登録シフターを使用することができます...あなたは5クロックエッジに対するACKを持っている... ：D
 
やあやあ男、私はuがカウンタと直面することも問題があると思ういけない。あるいはuは、シフトレジスタを使用します。基本的にはuは、その信号をハイuは、または単に5回無操作のために行くか、uは5クロックサイクルの不戦勝アシシュを過ごすことができますいくつかの他のロジックを使用することを逆説する任意のメソッドを使用することができます得るために5クロックサイクルの遅延を持っている必要があります
 
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