クロックの電力損失のデューティサイクルの影響

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a_shirwaikar

Guest
こんにちは、私はクロック信号のデューティサイクルは直接の消費電力に影響を及ぼす場合は知っていた？デューティサイクルは1クロック周期の平均電圧を定義するか、クロックの消費電力によって生じる電力損失が同じに依存するでしょうから、それではないでしょう？任意の助けいただければ幸いです。ありがとう！
 
状況の依存性となるかしない可能性があります。お使いのアプリケーションのスキームとは何ですか？
 
デューティサイクルが0または100％に近い値でない場合は、純粋な論理回路の場合は、その影響は小さいはずです。
 
CMOSプロセスを考えてみましょう。あなたが食べている場合、インバータに50％のデューティサイクルのクロック平均電流がインバータを介して何かは、電源装置から取得？その後、デューティサイクルは90％に変更し、10％には差がminiskuleであることがわかります。 CMOSには、電圧レベルではなく、遷移に依存しないからだ。を0％または100％dutycycleをお持ちの場合、同じインバータ= 0をIDDことになります。しかし、スイッチング周波数を変更するとIDDは、あまりにも変更されます。はいあなたが1Vから5VのIDDに移動しますVDDのときにも変更されます。その理由は、CMOSインバータの消費電力は、主にVDDとGND間のクロス電流（ゲートなどの充電が私ネグレクト）です
 
それは本当です..しかし、どのような伝送線抵抗/インピーダンスに起因するクロック信号の簡単な消費電力については？熱やその他の要因として？それは本当にごくわずかですか？とwouldntのその一周期にわたって平均クロック電圧に依存する？私はここに私の思考でCMOSインバータを無視すると単に有限な物理的な抵抗とワイヤを介して伝播するクロック信号に焦点を当てています..
 
前述の分析では、古いプロセスのために真のデバイスには漏れを負うものではありません。しかし、ディープサブミクロプロセスのために、漏れはますます大きくなってきています。このリーク電流を考慮されている場合は、デューティサイクルが消費電力に影響を与える可能性があります。とワイヤーの抵抗は、より消費電力を貢献していきます。
 
とワイヤの抵抗もより多くの電力消費量を貢献する。
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ワイヤーの長さが大きい場合。アクティブな抵抗が非常に小さい場合、反応抵抗は、電力消費量ではありません。
 
負荷の影響や漏れが無視できない - 私はちょうど簡素化。それが何をするか - しかし同時に - あなたが65nmの（私はここの人々がそのような何かを疑う）容量性負荷の下で行けば漏れは重要です？出力FETは負荷を充電する必要があるので、エッジが遅くなります。だから私は非常に単純化であっても、それはまだ保持しています。私はこれは良い論文だと思う：focus.ti.com/lit/an/scaa035b/scaa035b.pdf
 
感謝テディ.. uは同じを最小限に抑えるためにCMOS ICのとのメソッドで消費電力に優れた論文へのこれ以上のリンクを持っている？
 
これは、あなたのデザインがレベルトリガまたはエッジトリガであるかどうかによって異なります。
 
CMOSゲートの場合は、平均駆動電流はC * V * F、Cは入力容量です、Vは電源電圧であり、fはクロック周波数です。これは、任意のデューティサイクルでも同じですし、電流パルスは、遷移中に発生します。この利回りCFV ^ 2のような総電力、リーク電流を無視。漏れは、ディープサブミクロンプロセスのための重要な問題になります。それは90 nmと小さい形状で実際の問題になり始めます。多くのサブミクロンICのは、複数のゲート酸化膜がゲートしきい値を制御するために厚さを有する。低いしきい値は、より高速なデバイスが、より高い漏洩をもたらす。高いしきい値は、低い漏れが低速なデバイスが得られます。厚い酸化物は、高い電圧I / Oのためにも必要です。複雑なICのクロックツリーは、チップ全体の消費電力にsignficant加算することができます。ブランチクロックゲーティングは、電力を節約するため、IC内の非アクティブ機能ブロックにクロックをシャットダウンするために用いられる。
 
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