オペアンプの入力には、除去方法をオフセット

[tia_design]

こんにちは、みんな、どのように皆さんは、高いDCゲイン（120dBを言う）CMOSオペアンプ（VDD = 3.3V）のために入力オフセットを減らすのですか？一つの方法は、その後callibration電圧がこのauxliiaryポートに適用され、主要港への補助ポート、パラレルを導入することである。このような方法は、実際に高利得オペアンプのためによくないです。私はオフセット10uV入力限り低く得るために、トリミング、デジタルを使用して、テキサスインスツルメンツTLC4501 CMOSオペアンプを（ http://focus.ti.com/lit/ds/slos221b/slos221b.pdf ）が見つかりません。誰もがこのスキームのアイデアを持っていますか？またはどのように関連する特許や論文を見つけることができますか？どうもありがとうございます！

 

[Vamsi Mocherla]

トリミング参照してデジタル、製造後の任意のデバイスのパラメータを調整することです。 、例えば、BGRsまたはADC又はDACのようないくつかの回路の場合には、彼らは、彼らの抵抗に理想的な値を取得するためなどをいくつかadjustementsが必要になります。通常、このトリミングは、どちらかのリンクのヒューズの燃焼によって、またはROMによって制御されているスイッチを介してプログラムすることができます。しかし、最も重要なことはあなたのプロセス（工場）がそれをサポートする必要があります。さもないと、目的は存在しない。あなたが低オフセットを持たせる場合は、試してみて、差動ペアの領域を増やすことによって、現在のミラーのまたは長さを微調整。チョッパ安定化と呼ばれる別のテクニックがあります。ここでは一つの相でのオフセットをサンプリングし、アンプの差動入力で、それを減算してみてください。私はこれが役立つことを願っています.......