オペアンプのオフセットを減少させる方法は？

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steadymind

Guest
こんにちは、私は単純なオペアンプを（PMOSのソースフォロワが続くPMOS入力差動ペア）を試みている私は、オフセットが非常に高いことがわかります。任意のオフセットを削減する方法？私は、このオフセットが発生した理由を知っているが、それを克服する方法を知らないのではないか。
 
それは、体系的またはランダムなオフセットです？オフセットの大きさはどれくらいですし、あなたの仕様は何ですか？キース
 
最悪の場合のオフセットの体系）が2mVです。オフセットのための私の合計スペックは私の体系的ではこの高い場合、私は超えないとなる（システマティック+ランダム）10mVです。私はみじん切りつを実装するいけない。入力と出力のためのCM 1.3に0.8のとき、ゲイン> 40dBの。このオペアンプの使用目的は、バンドギャップバッファのためのもので、バイアス電圧を生成する。
 
あなたは正しくサイジングでオフセット体系的に排除することができるはずです。ランダムなオフセットが増加するトランジスタのサイズによって改善することができます。それはあなたの回路（サイズの）キースを投稿するには便利かもしれません
 
接続されている回路図ではiは1 - 10Mの抵抗を駆動しなければならない、とも容量性負荷を駆動するためにユニティゲインオペアンプとしてfirststage差分ペアを使用する予定..私はオフセットのこれらの構成の両方で高いです見つける。入力ペアのvdsatは約120mVと、= 45デシベルを得るが、オフセット2mVです：（
 
あなたはそれへのオフセット設計。 M12の電流が入力にオフセットしているそうでなければバランスが取れてM13と同じにする必要があります。
 
私はそれが重要だと思ういけない、私はスルーレートの仕様がいけないので、私は単にバッファのスタックで定格電流を使用して..この背後にあるUR理由は何です...私は等しくなるとuは結果を知らせるためにM12とM13を持ってシミュレートします。
 
どのように体系的なオフセットを測定している？この差分の段階では非常に非対称であり、ローのオープンループゲインを持っています。 VOUTの値は、VFBの値にVOUTを駆動する入力に小さな差分電圧を必要とするフィードバックすることなく正確にVFBではない場合。より高いあなたの太田の利得は小さい入力で必要な差分電圧です。
 
すでに言ったように私はM12/M13サイジングが問題だとは思わないが、回路は非対称です。のゼロボルトはM1ドレイン（それゆえM1/M47ゲート）に等しいM47ドレインの電圧を生成します。あなたの出力電圧がその上にM13のVgsとなります。そう、のゼロボルトはほぼ2 * Vgsでの地上電圧を生成します。私は、サイジングがそのを取り除くとは思わない。あなたは、M13用のNMOSの共通ソースを使用して、そのためだけでなく、より多くの利得を持つことによってよりよいチャンスがある。あなたは、出力トランジスタのサイジングによって、オフセット体系的に微調整することができるようになります。ランダムオフセットでは、サイズを考慮する必要があります。プロセスの仕様ではMOSFETのデータをそこにマッチングされるべきである。あなたはそれがあまりにも多くのダウンアンプを減速しない限り最大オフセットを選択できるよう情報を使用する。キース。
 
あなたは何をすべきか知っていれば、あなたは、シミュレータからのフィードバックを得る場合のMOSFETのサイジングは大丈夫です。あなたのスペックを維持する唯一のチャンスは、モンテカルロランダムオフセットで分析することです。体系的なオフセットは、ループゲインとサイジングの問題です。ランダムオフセットは、技術の問題であり、モンテカルロ解析で使用される統計に基づいてモデル化されています。
 
あなたは何をすべきか知っていれば、あなたは、シミュレータからのフィードバックを得る場合[引用は=チッペンデール] MOSFETのサイジングは大丈夫です。あなたのスペックを維持する唯一のチャンスは、モンテカルロランダムオフセットで分析することです。体系的なオフセットは、ループゲインとサイジングの問題です。ランダムなオフセット技術の問題であり、モンテカルロ解析で使用される統計に基づいてモデル化されています。[/引用]私はこのデザインのオフセット体系的にサイジングで修正することができるとは思わない。あなたは、モンテカルロ解析を実行する前に、プロセスのためのマッチングの情報を指定された乱数のランダムなオフセットのために必要なサイズを見積もることができます。それは繰り返しモンテカルロは、必要なサイズを見つけるために実行するよりも、それを設計する方が高速です。キース。 [サイズ= 2] [色=＃999999] 8分後に追加：[/色] [/サイズ] [引用= keith1200rs]私はこのデザインのオフセット体系的にサイジングによって修正できるとは思わない。 [/引用]実際に、あなたが意図的に誤ったサイズのM54/M0またはM1/M47はミッドレール下図のVGSにゼロ入力電圧のためにM13のゲートに電圧をシフトすることができればそれは、おそらく厳密には正しくではありません。しかし、その後同じサイズの入力またはミラートランジスタを持っていないというように、私は恐怖のランダムばらつきがどうなるかを考えるために！私はそれをお勧めしません。キース。
 
体系的なオフセットの効果は1です。トポロジーの対称性2で定義されています。オペアンプのサイジング対称に応じてここで、差、対称トポロジの一部、入力を持っている。しかし、非対称出力。ので、どこかに増幅パスのトポロジーの観点から対称から非対称にトポロジーのtransistionがあるはずです。ゲインのパスが対称である場合が存在しはの体系的なオフセット。いません体系的なオフセットを対称から非対称にtransititionで持っているあなたを得るどの程度に応じて異なります。あなたの回路図での遷移は、差動入力のペアの後に直接です。ので、M0のドレイン電圧は直接VOUTに従います。典型的な二段階のオペアンプは、一段階後の遷移点を設定します。それは、NMOSにM13を変更することにより行うことができる。としてM13のVdsatの上に考え出した、M1のVdsatに等しくなければなりません。
 
おっとPMOSの気付きさえしませんでした。この設定を使用してオフセットを減らすためには容易ではない。どちらかの標準的な二段階のオペアンプで行う、または逆にあなたの概念を維持する。
 
rfsystemが言うように私はシングルエンド出力がある場合はおかげでみんなは、、私はシステムの非対称性と、オフセットが作成されます......私はそれで生きていると思います..
 
[引用= steadymind]おかげでみんな、rfsystem、私はシングルエンド出力を持っている場合、私はシステムの非対称性と、オフセットが作成されるというように......私はそれ.. [/引用]かなり間違って付き合っていかなければならないと思います。いくつかは差動からシングルエンドに行くときに避けられないの非対称性が、franklinerはそれを修正する一つの方法を示唆していると私は別の提案（franklinerと同じことをが逆さまに）どちらもゼロにオフセットを体系的に削減することができます。キース。
 
これがどのように動作するのか私はfranklinerの回路を見るとき、私は私に尋ねる。 PMOS差動ペアと電流シンク！
 
あなたが右です。私は、差動ペアのトランジスタがNMOSであることが想定されていると思う - 矢印は間違った方法でラウンド（そのためにも間違ったバルク接続）です。キース。
 
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