エラーのVerilogのコード

[gck]

私はコードをVerilogのコンパイル5.7午前使用してModelSimを。

それは、エラーを与える
'定義オペアンプ==

期待インデントでは言って'dは'が。

 

[echo47]

）を使用し、逆アポストロフィ文字（16進値60）の代わりに定期的にアポストロフィ（16進値27。

`定義オペアンプ==

 

[Guest]

[No message]

 

[gck]

おかげで、

エラーがようなsomthingから得た削除その時点で、書き込みは私が

結果=`オペアンプb;

：IDENTのは期待して'そのことエラーのように近くの';

 

[echo47]

両方の6.3aでModelSimの私の仕事の手順。私はもう5.7を持っていない。

コード：

`定義オペアンプ==モジュールトップ（b、結果）;

入力、b;

出力結果。=結果を代入`オペアンプb;

endmodule

 

[gck]

なるuのplsは可能¥送信する場合のバージョンのウル修正私は。

ありがとうございます