イーサネットデザインdocおよびVHDLコード

[Guest]

私はVHDLのプログラミングでは新鮮な時
、 私のコードをする必要がありますイーサネット..でVHDLの..
誰も私..関連するドキュメントを提供してください
。 できません
応答を..期待し

シモンズ：もし誰のコードでは、doc手伝ってくださいして
乾杯

 

[Guest]

[No message]

 

[eltonjohn]

www.opencores.orgに行く..コアを閲覧..がいくつかある

 

[Guest]

そんなにお返事ありがとうございます...
Infactは私は
、 サイトを介して行って
、 コードとwell.however私はドキュメントをダウンロードしたドキュメントとコードの内容を取得することができません...
場合は
、 他のソ¥ースを持って私を知っ..までご連絡くださいすることができます
乾杯

 

[m.abdulmoniem]

親愛なる
Ŭ opencores.orgからの完全なVerilogコードを見つけることができます
私はVHDLのコードを検索しようとしたしかし
、 私はそれを見つけることができませんでした

もし誰でも、してください
、 私に送ることが
ありがとう
モハマド

 

[Guru59]

ここでは.......です

<img src=¥"http://www.edaboard.com/images/smiles/icon_biggrin.gif¥" alt=¥"とてもハッピー¥" border=¥"0¥" />10GのコアI .....に取り組んで
申¥し訳ありませんが、あなたがこの添付ファイルを表¥示するためにログインが必要です

 

[afamulari]

同じ問題を抱え、感謝Guru59！

それは作者に連絡をすることは可能¥で
、 他のマニュアルを入手する？

 

[pini_1]

このプロジェクトは面白いかもしれない。

このプロジェクトは
、 クイーンズランド大学から無料のコードに基づいてスタック：IPスタックは
、 標準のTCPの下位層/ IPの実装
....
VHDLデザインをシミュレートするにも合成さやポストの合成のシミュレーションでもチェックされます。
合成は
、 無料でザイリンクスのツールを使って行われます：発売10.1.03 - XSTで。
....
ポスト合成ものverilogで行われます。ボードのメモリのVHDLシミュレーションモデルのVPIモデルによって置き換えられるは（C -は、Verilog HDLのプログラミングインターフェイス）。http://bknpk.no-ip.biz/my_web/IP_STACK/start_1.html