インタビュー質問---デザインブラックボックス...

[jayanth03]

示すように添付ファイルデザインブラックボックスを持つ入力関係を出力クロック。
私はHDLをどう考えるか私は知って使用して行うことはありません...

Verilogで：出力=繰り返し（2）@（posedge CLK）はCLKの

できるいくつかの1つはのをFFとしてくださいゲートロジック教えて私をどのように設計、この使用します。

感謝
Jayanth
申¥し訳ありませんが、添付ファイルを、この必要があります表¥示するにはログインしての

 

[nand_gates]

これは、方法です！

コード：------------

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- |開発問|---|---

| | | | _____

| | | ------| ¥¥

CLKの| | | | )----売り切れ

---- -----|> /質問|--- ------|_____/

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| - | Dの質問| |

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-----オ|> /質問|---

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[Guest]

[No message]

 

[user100]

フロップのD財投に与えるD入力を- OUT）は（> XORをのCLKとQ