インスタンス- VHDLの

[kumar_eee]

私はうまくHalfadderモジュール...私はモジュールをHalfadder加算によって使用してフルしたいこと...どのように?.... VHDLでそれをimplemnt

 

[Guest]

[No message]

 

[Renjith]

、こんにちは
fulladderをすることができます実装uをhalfaddersの使用2。
最初にhalfadder入力に接続2、halfadderと"のSUM最初halfadder 2番目の"出力の入力に接続3。その結果、第2 halfadder""のSUM出力"されますがfulladder"の合計。信号を運ぶ"アウト"を使用取得またはへの門を。接続は、"実施"キャリー取得フル加算器""うちのゲートには、または最初と2番目のhalfadders。

 

[barkha]

加算完全にコンポーネントとして使用する半加算器を

最初のデザイン半加算します。実装2半加算器と1つのORゲートを使用して
全加算器。
=========ハーフアダー=========================
図書館のIEEE;
のUSE ieee.std_logic_1164.all;

エンティティhalf_adderはありますか
ポート（A、B群：におけるトライステート;
合計、コート：OUTのトライステート）;
ENDのhalf_adder;

建築はhalf_adderのmyaddです
のBEGIN
合計<= XOR演算のB;
コート<=とB;
ENDはmyadd;
====================================

=============本文加算=========================
図書館のIEEE;
のUSE ieee.std_logic_1164.all;

エンティティfull_adderはありますか
ポート（のA1、B1、Cin1：におけるトライステート;
合計のみ戸畑：売り切れトライステート）;
ENDのfull_adder;

建築はfull_adderのmyfulladdです
信号Sum1、Cout1、Cout2：トライステート;
コンポーネントhalf_adder
ポート（A、B群：トライステートに。
合計、コート：アウトトライステート）;
エンドコンポーネント。

のBEGIN
H1は：half_adderポートマップ（A1に、Cin1、Sum1、Cout1）;
水素：half_adderポートマップ（Sum1、B1は、合計、Cout2）;
のみ戸畑<= Cout1またはCout2;
ENDはmyfulladd;
================================================== ====

 

[ikru26]

エンティティFULL_ADDERは

ポート（

A_IN、B_IN、れます。in C_IN：ビットの。

のSUM、C_OUT：アウトビット）;

エンドFULL_ADDER;のFULL_ADDER構¥造は、アーキテクチャが

-コンポーネントの宣言

コンポーネントXOR_2

ポート（

、B群：のビット。

はz：アウトビット）;

エンドコンポーネント。

コンポーネントAND_2

ポート（

、B群：のビット。

はz：アウトビット）;

エンドコンポーネント。

コンポーネントOR_2

ポート（

、B群：のビット。

はz：アウトビット）;

エンドコンポーネント。

-構¥成の仕様

すべての：XOR_2使用エンティティWORK.XOR_2（アルゴリズム）;

すべての：AND_2使用エンティティWORK.AND_2（アルゴリズム）;

O1のために：OR_2使用エンティティWORK.OR_2（アルゴリズム）;

-信号宣言

信号S1は、S2、S3と：ビット;始める

-コンポーネントのインスタンス化協会という名前の使用

X1は：XOR_2ポートマップ（Aは> A_IN、Bの=> B_INは、Z => S1は）;

X2の：XOR_2ポートマップ（Aは> S1は、Bの=>れます。in C_INは、Z =>のSUM）;

します。A1：AND_2ポートマップ（Aは> S1は、Bの=>れます。in C_INは、Z => S2の）;

A2に：AND_2ポートマップ（Aは> A_IN、Bの=> B_INは、Z => S3の）;

O1の：OR_2ポートマップ（Aは> S2は、Bの=> S3のは、Z => C_OUT）;