アナライザをすることができますロジックchipscopeからのように使用して我々はreplaement

S

s3034585

Guest
こんにちはみんな
私は、FPGAのPCIコアといくつかの私のロジックを実装します。そこに種のいくつかのですoverwrittingメモリデバッグの問題をする私はそう。いくつかのゴミの値は、アドレスの特定にあるされて書き込まれます。i dontは来ているそれを知って、そこから。ときに私が書き込まれていることをテストの値は、ごみのシミュレーションは、dosntすべて表¥示されます。それはロジック1として結果を与える正確。ので、私の問題を、このデバッグするには午前と。
私はアナライザロジックいけないている。私は使用chipscopeからのためにできるように。もしそうなら、それを使用してどのようにiができます。ご連絡私は。感謝
タマ

 
はい！
あなたがデザインにはChipScopeのをすることができます使用しますが、ChipScopeの必要がデータストア内のメモリをブロックするためのザイリンクスFPGAは、ChipScopeのでFPGAを設定することができますでトリガを

リンクを試して、この
http://www.xilinx.com/ise/optional_prod/cspro.htm

 
ChipScopeのは、ザイリンクスソ¥フトウェアからされており、接続するアナライザを必要とするロジックがあります。あなたが目的のためにすることができますだけではないChipScopeの

 
ikru26、

私は正しいのコメントを考えていない。

ChipScopeのは、アナライザロジックされる並べ替えのように。最も不便部分はであること、そしてあなたのコンパイル必要になります再ているデザインを、時にはそれがタイミングを中断します。それ以外は、ChipScopeのは、アナライザのロジックと同様に振舞います。あなたはChipScopeのか参照してください結果をアナライザー、ロジック必要が実際に。これは、PCで波形を表¥示します。

 
ikru26は書き込み：

ChipScopeのは、ザイリンクスのソ¥フトウェアれており、ロジックアナライザを接続するために必要な。
あなただけであなたの目的のためのChipScopeのすることはできません
 
しかし、私はChipScopeと思うトリガに限られている条件が。同様にキャプチャクロックは、クロックのFPGAしなければならないことが内部。れていない正しいアナライザーロジック正確と比較して測定はとてもいつか。

また、Bramは因子別の制限。

 
はい、キャプチャのクロックが問題となるも、私は50MHzの考えで仕事例えば、もしあなたのシステムのためのFPGAで、PLLを得ることができます高速クロックから高には、使用できる100MHzのからPLLを使用するクロック以上の高いキャプチャクロック。

 
heloo
..でverilo / VHDLのコードをpciのようにu肝炎
swappy.bestすることができますで私郵送uはそれを（で）gmail.com。
または何かの事があなた肝炎....橋関連するpciの
その私のアカダミックプロジェクト

 
私はsynthesiedです分析）する必要がありますプログラムはできないのですchipscope.I午前有する問題を全体がも参照してくださいいくつかの信号（私は。（のようなときに私は変更のために行くの一部を接続すると、私は目的をトリガslectている我々はボックスの午前できないという点で信号をいくつか見つけるために。）誰と..言う私を、なぜどのように問題をすることができますこれは私を解決します。

 
ちょうどソ¥フトを変更またははいプロパティでXSTのオプションを保持階層とは、信号をおよ参照してください。

 
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