を生成するステートメントの使用のVerilog

[gangireddy.p]

こんにちは、
ことはできますかインスタンスの配列のブロックを生成します。方法は以下のように

ワイヤは[4:0] IN1が。
ワイヤは[3:0]平方インチ;

ワイヤは[4:0] sig1;
ワイヤは]を[3:0] sig2 [0時04分;

0生成の（i =;私は<5;私= i 1）を
始める
割り当てるsig1 の= IN1が[私];
割り当てるsig2 は=平方インチ;
終了
endgenerate

sig1が、DVEを実行してシミュレーションを適切に割り当てられているトグルではなく、sig2。ことが、他はそれをいずれか、またはバスのために割り当てることがのように生成ブロック我々はできる。ご連絡私は。

 

[bharat_in]

ねえ、
私は問題として自分のものを実行してみましたの下に、表¥示されない私はありません。
出力は以下であることを示すも。
してください、テストベンチを投稿してください。5月は、何かベンチしています間違っている。

コード：

モジュールgen_chk（IN1を、平方インチ、sig1、sig2）;

入力は[4:0] IN1が。

入力は[3:0]平方インチ;出力は、[4:0] sig1;

出力は、3:0] sig2 [4:0]の;genvar私;生成する

（

 

[Guest]

[No message]

 

[ljxpjpjljx]

私は正しいと思うのです答えは！