より簡単に、より良い、VerilogまたはVHDLどの言語ですか？

D

deh_fuhrer

Guest
どちらが簡単に習得することをお勧めします。
 
[QUOTE = deh_fuhrer]どちらが学ぶ方が簡単で良いです。[/引用]あなたがCを学んできた場合、私はVerilogが容易であると思うが、私はVHDLの方が新しいために良いと思います
 
学生としては、VHDLでは、最初に学ばなければならない言葉かもしれません。同社では、Verilogがより人気がある（慣性のcuzをとCスタイルの構文）ただし、言語に精通していることの後に他の言語を学ぶことは非常に簡単だ。
 
verilogの習得が容易であるが、Cに近いですが、u VHDLを学習することから始める必要があり、それは少し複雑ですが、それはよりリッチでパワフルで、uはそれで起動した場合、uはVerilogのは非常に簡単であることがわかります
 
私はあまりにも流暢VHDLを知っている........なく、Verilogの初心者のために参照するために最善のどの本である
 
こんにちは産業は、よりVerilogに接続されています。おかげHaytham
 
のVerilog HDL：初心者幸運サルマ:)のため、それは素晴らしいことだサミールPalnitkarによるデジタル設計と合成するためのガイド
 
Moorby著Verilogはbest.Heは、Gateway Design Automation社のVerilogを開発したチームの一員だったされています。
 
あなたの設計VerilogまたはVHDLのいずれかに優れているかを知ってスルーには、次のリンクを行く...時間** p :/ / www.techonline.com/community/tech_topic/21147?print時間** p :/ / www.angelfire.com/in/rajesh52/verilogvhdl.html
 
その関数を実行するための唯一の非常にコードが少なくて済むので、私はVerilogを好む。
 
こんにちは、あなたたちのうちのどれかが言及ブックまたはVerilogの良いチュートリアルへのリンクがあります？？よろしく、Shohdy
 
Verilogは、Pascal言語をベースにしたC言語VHDLに基づいています。
 
Verilogは、VHDLと比較した場合、学習する方が簡単です
 
私はVerilogでは、学習が容易であると思います。とTHD VHDLは記述のためGOOGです
 
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