のVHDLについてwirtelineについて1つの質問..

[tony_taoyh]

こんにちは、すべて、

私は、VHDLについて一つ質問がある

私のコードでは、私はいくつかの信号または変数を記述するwritelineている
1つのファイルに...

しかし
、 シミュレーション中に、ファイルサイズがゼロになるまでは
シミュレーションを終了...

どのようにシミュレーションのステップでファイルを
、 手順を書いてみましょうか？

私NCVHDL 5.0を使用...

どうもありがとう。最高のよろしく、
トニー

 

[Guest]

[No message]

 

[aji_vlsi]

tony_taoyh書き込み：

こんにちは、すべて、私は、VHDLについて一つ質問があるしかし、シミュレーション中に、ファイルサイズがゼロになるまでは

シミュレーションを終了...どのようにシミュレーションのステップでファイルを、手順を書いてみましょうか？

トニー

 

[nand_gates]

やあ、
これは非常に論理的。一方
、 シミュレーションに行くのバッファを実行しているすべての書き込み
メモリ内の予¥約。一方
、 シミュレーションのみruningですが
、 このバッファを取得フル
それは
、 ディスク上の実際のファイルにフラッシュされます。十¥分な管理能¥力はありませんウルの場合
一方
、 シミュレーションruningですデータは
、 バッファがいっぱいにmakrする。したがって
、 ディスク上のファイルがあります
。サイズが0の中にシミュレーションruningです。