のverilog VHDLの

[mondobongo]

Verilogの方法コードを変換するこれは私ができます...
私は理解していない...

プロセス（リセット、CLK）は
変数RegBit：整数範囲は0〜13;
始める
RegBit：= conv_integer（BitCountPar）;
している場合（nReset = '0'）
データ<= '0';
ELSIFは（Clk'eventとCLK = '0'）し
（もしEnableStrobe = '1'）し
データ<= DataReg_ss（13 RegBit）;
他
データ<= '0';
エンド場合はtrue。
エンド場合はtrue。
工程;

感謝追加分時間20後に1：必要に応じてください緊急援助を

 

[GeekWizard]

ソ¥リューションエレガントなクイック（ただし、非）の場合、のverilogにコードをVHDLに変換XHDLをするために使用することができます。

 

[nand_gates]

コード：

/ /ここで私はメモリとして宣言DataReg_ssを取る

/ / [Nをレッグ：0] DataReg_ssは午後12時13分を] [

/ / 0 = <BitCountPar = <13

常に@（negedge CLKのかnegedge reset_n）を開始

（もし！reset_n）

データ<= 0;

他

場合（EnableStrobe）

データ<= DataReg_ss [13 - BitCountPar];

他

データ<= 0;

終了

 

[Guest]

[No message]

 

[mondobongo]

おかげnand_gates
そう
私はVerilogでブラケットで使用整数にしていないに変換するレジスタを
しかし、私のVHDLする必要があります