のVerilog>には本接続することを実装する方法？

[newcpu]

こんにちは、
私はVerilogで本接続を実装する。そして、私は次のようにメソ¥ッドを知っている：
常に@（posedge CLK）は
始める
場合）（本
qは<= dは;
他
qは<= qを;
終了
で私たちは<を避けるために"他のはq = qは、qは<は= qは、"メソ¥ッドを使用し、他の？
よろしく、
newcpu

 

[Guest]

[No message]

 

[maksya]

はい、私たちがあります。これは、コードをさの文字列を使用してこれには必要はありません。シンセサイザは、フロップDフリップフロップを理解このコードのように：

モジュールD_flipflop（dは、qは、時計、有効）;

入力D;
入力クロック;
入力を有効にする。

出力qを;

レッグqを;

posedgeクロック）を開始する場合（=（常に@有効qを）dは、エンド

endmodule

 

[spauls]

必要な実際には有効？

 

[avimit]

いいえ、有効にする必要はありません。あなたが書くことができます

常に@（posedge CLK）はqは<= dは;

 

[venu]

男は、これを試してください：

常に@（posedge CLK）は
始める
場合（リセット）
qは<= 1'b0;
他
qは<= dは;
終了追加分後に1：男は、これを試してください：

常に@（posedge CLK）は
始める
場合（リセット）
qは<= 1'b0;
他
qは<= dは;
終了

 

[barkha]

http://www.asic-world.com/examples/verilog/d_ff.html
リンクは良いです