N
newcpu
Guest
こんにちは、
私はVerilogで本接続を実装する。そして、私は次のようにメソ¥ッドを知っている:
常に@(posedge CLK)は
始める
場合)(本
qは<= dは;
他
qは<= qを;
終了
で私たちは<を避けるために"他のはq = qは、qは<は= qは、"メソ¥ッドを使用し、他の?
よろしく、
newcpu
私はVerilogで本接続を実装する。そして、私は次のようにメソ¥ッドを知っている:
常に@(posedge CLK)は
始める
場合)(本
qは<= dは;
他
qは<= qを;
終了
で私たちは<を避けるために"他のはq = qは、qは<は= qは、"メソ¥ッドを使用し、他の?
よろしく、
newcpu