のVerilogシミュレーション

[varunvats69]

こんにちは、

私はデザインは2対1マルチプレクサ添付bufif1とbufif0ファイル（）を使用。
シミュレーション結果（wave.jpg）を見ると、出力OUTは、状態なるに未知の先頭xは2つのインスタンス、1つで、別のときのS（Ctrlを押しながら入力）0から1に遷移します。誰の動作を説明するこれは？典型的なシミュレーションの遅延値をするときに使用私は。それを入力するよう2番目のCtrlを押しながらユニットを後xがしなかったが発生したとき私は変更の信号入力IN0がとIN1の時間8私はであるため、同時にための変化IN0がとはIN1）と制御入力S（信号入力米しかし、私はこの自分を納得させることができていない。<img src=¥"http://img268.imageshack.us/img268/7082/wavea.jpg¥" border=¥"0¥" alt=¥"Help with Verilog simulation¥" title=¥"Verilogシミュレーションのヘルプ¥"/>の最後の編集時間をvarunvats69 1〜24は、08月2009午後7時56分;編集の合計

 

[Guest]

申¥し訳ありませんが、添付ファイルを、この必要があります表¥示するにはログインしての

 

[Guest]

bufifパラメータは何を行うには、すべての*の値の意味は？これは、よりパラメータよりも使いです私は。

＃（1時02分03秒、3時04分05秒、5時06分07秒）

とにかく、これらの少なくともいくつかのバッファです上昇、秋は、Z遅延とする。異なるためそれらはすべて、そこにいくつかが重なって、両方の彼らは可能¥性がHi - Zに、時間と同じ送信で。

これをみてください...シムを与える各bufにに別の出力（out0とOUT1）と再。あなたは46ns必要があります- 44ワット/オーバーレイbをクリックすることにしてください。