のverilogのnで除算するためのコード

[ec10404]

こんにちは、私は誰もが入力クロックのn個のカウンタと、一定のデューティサイクルでのverilog除算のコードを私に与えることができる..

 

[jcchan]

モジュールDivide_N（リセット、クロック、イネーブル、N、CLK_OUT）入力CLK、入力のリセット、入力が有効、入力[7:0]のnは、出力CLK_OUT、ワイヤー[7:0] M;線dbn_en、REG [7:0 ]カウント; REG OUT1にREG OUT2、ワイヤー·アウト、ワイヤーCLK_OUT、割り当てるdbn_en = N [7] | N [6] | N [5] | N [4] | N [3] | N [2] | N [ 1];（== 1をリセット）OUT1を開始する場合は、常に@（posedge clkまたはnegedgeリセット）を開始

 

[sandip_micro]

親愛なるこんにちは.. uはここにコードを投稿し、その素晴らしい。私がお聞きしたいのフィードバック分周器ブロックのためにチャージポンプPLLに使用され、このコードですか？そのプログラマブル·フィードバック分周器のような...私は右だ？ [サイズ= 2] [色=＃999999] 1分後に追加されました：[/色] [/サイズ] =（== 1を有効にする）（（dbn_en == 0）CLK N [0] == 1を割り当てる？ ）？ OUT1 OUT2 ^：OUT1）は1'b0;この行に表示顔いただきました？

 

[ec10404]

こんにちはここでこの問題入力の友人が、私は40％のデューティ·サイクルが必要な場合、それは40％のデューティ·サイクルなどを与える必要があり、クロックデューティ·サイクルが与えられています。今、私は（デューティサイクル）を与えることができます* TCLK *高レベルの出力としてnとTCLK * N *（1.dutyサイクル）低レベルの出力として、uはこのために私のコードを与えることができます.. ？/？