のVerilogの整数とREG？

[davyzhu]

こんにちはすべて、私はVerilogのは整数型を持っていることを聞いた。誰かが整数を符号付きまたは符号なしが可能だ。符号付き整数を宣言するには？と整数と[31:0]を（2の補数）符号付きREGとの違いは何でしょうか？任意の提案が高く評価されます！敬具、デービー

 

[eda_wiz]

私はあなたが宣言するC言語のように整数を符号付きまたは符号なし特にcanntね。あなたが整数の宣言時に値を符号付きとして格納されます。合成のための登録番号[31:0]と整数の間に違いはありません。

 

[yuenkit]

整数は32ビットに署名されます。符号付きREG 32ビットと整数との差...私は整数のために、値が最大値、たとえば32'h7FFF_FFFF、どのようなuがに追加する値に関係なくに到達すれば、値が32'h7FFF_FFFFとして残ることを言われました。 uは32'h7FFF_FFFFのために1を追加する場合が署名されたレジスタのため、値は32'h0000_0000に行きます。私はそれを検証する時間がない。あなたがいることを確認した場合を教えてください：）

 

[maxsnail]

オーバーフローは、REGと同じ、それは表現の比較に使用できる場合には整数は（同じように、0にロールバックされます私

 

[Thomson]

[引用は= davyzhu]こんにちはすべて、私はVerilogのは整数型を持っていることを聞いた。誰かが整数を符号付きまたは符号なしが可能だ。符号付き整数を宣言するには？と整数と[31:0]を（2の補数）符号付きREGとの違いは何でしょうか？任意の提案が高く評価されます！敬具、デービー[/引用] Verilog - 2001の仕様を参照してください。トムソン