G
giggs11
Guest
やあ、
私は2つのFPGAとの間commmunication有効にするには
、 午前の両方を目指して
のStratix 1S40のニオス湖のStratixボード。1つのチップ
を 実装
コントローラは
、 他のデータを実装します。私はしようとしている
は、 データに制御信号を提供するチップは
、 コントローラからチップ
と
、 データからの出力は、チップ
を 背中合わせ取得
コントローラチップ。このため、私は
、 プロト1 &
2 connnectors基板上のピンへの出力とデザインの両方の入力が割り当てられており
、 標準的なLVTTL入出力を使った。いくつかの理由
について は、通信場所を取るていないようです。その後、 FPGAの間の接続のIDEケーブルは40ピンをProtosに接続を通じて行われます。任意の設定
その時の通信
を 有効
にする 試みを認識する必要があります
コネクタのピンを介し原.. ?
ありがとう。
私は2つのFPGAとの間commmunication有効にするには
、 午前の両方を目指して
のStratix 1S40のニオス湖のStratixボード。1つのチップ
を 実装
コントローラは
、 他のデータを実装します。私はしようとしている
は、 データに制御信号を提供するチップは
、 コントローラからチップ
と
、 データからの出力は、チップ
を 背中合わせ取得
コントローラチップ。このため、私は
、 プロト1 &
2 connnectors基板上のピンへの出力とデザインの両方の入力が割り当てられており
、 標準的なLVTTL入出力を使った。いくつかの理由
について は、通信場所を取るていないようです。その後、 FPGAの間の接続のIDEケーブルは40ピンをProtosに接続を通じて行われます。任意の設定
その時の通信
を 有効
にする 試みを認識する必要があります
コネクタのピンを介し原.. ?
ありがとう。