のRTL Compilerの合成時にモジュールを保存

[ryodan_2004]

私のデザインでは
、 クロックジェネレータ、いくつかのインバータをカスケード接続を構¥成している。ただし、このツールを削除中に合成/無視し
、 ほとんどのインバーター
、 不適切なハードウェアの実装を作る。任意のRCスクリプトコマンドでは
、 クロックジェネレータモジュールを保存する？TIAの

 

[jbeniston]

してください：

真のpreserve_module [/ - subdesign mod_name]を見つけるset_attributeを

 

[Guest]

[No message]

 

[FvM]

報告された行動を任意のHDLのコンパイラでは、ロジックを最小限に抑えるために必要な原因を発見することができます。リング発振器は無駄な遅れとみなされる。合成の属性を以下アルク（で）遠方監視だけでなく、他のコンパイラを支援すべきで働いている。は、特定の構¥文については
、 マニュアルを参照していない場合。特定の制約を使用することができるツールはHDLでの合成属性の代わりにもする。

コード：

/ /合成属性Verilogの組み合わせの信号を維持する

線my_wire / *合成を維持= 1 * / / / Verilogの

（*）ワイヤmy_wire = 1を維持*; / /のVerilog - 2001- 合成属性をVHDLの組み合わせの信号を維持する

信号my_wire：ビット;

属性syn_keep：boolean値。

my_wireの属性syn_keep：信号はtrueです。

 

[pete_lu]

/ /シノプシスdc_script_begin
/ / set_dont_touch（）のinstance_name
/ / dc_script_endシノプシス
それはあなたのインバータを保護するための最も簡単な方法だと思います。