のFPGA>でBlockRAMは何ですか

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aasif

Guest
私はXCV300ザイリンクスFPGAと私はビット8したいビルドほぼ6400の各データレジスタ。

1。すれば、目的はこのために使用BlockRAMか?
2。何がBlockRAMsですか?
3。どのようにBlockRAMをすることができます使用して我々は?
4。どのように目的ができますこのために使用LUTをできますか?

事前に感謝します。

 
ご確認下のリンク!

http://www.fpga4fun.com/HowFPGAsWork.html

役に立てば幸い、これは

 
ヒント。
構¥成ロジックブロックは、(CLB)をRAMを含むシングルポートまたはデュアルポート。このRAMは、
分散を通してFPGAの区別ですが一般的に呼ばれる"分散"のRAM
ブロックRAMは、から。分散RAMは、の速さのローカライズおよびバッファデータに最適な小型、
FIFOは、またはファイルを登録します。

 
しかし、どのように使用することができますこのことBlockRAMは?
つまり、6400のデータはビット8に登録それぞれ。

 
アルテラでは、あるコア)はメガ(で、我々はそれを直接使用することができます。多分ザイリンクスは、関数と同じことがあります。

 
aasifは書き込み:

しかし、この方法BlockRAMを使用することができますか?

すなわち、6400データは8ビットでそれぞれ登録します。
 
私は再び私の質問を投げかけ、単に。どのようにすることができます私の力も合成ツールを使用するブロックRAMの使用のRAM、分散の代わりに。私はRTLを高精度午前使用して指導者の。これは、オプションの反対のための方法のオプションを持ってするために使用を探しています私は分散RAMをが。おかげで、

ノーマン

 
nashafiは書き込み:

どのようにすることができます私の力も合成ツールを使用するブロックRAMの代わりに、分散使用するRAMの?
 
確かにあなたの目的このためラムをブロックすることができますを使用します。ルックアップテーブルが3スパルタxilinix RAMに分散形です使用される。それぞれのCLBの64の構¥成-ビットシングルポートRAMまたは32ビットでFPGAをデュアル分散ポート均等れているRAM。

以来、同様のRAM分散分散と呼ばれるそれはです。

分散RAMとローカライズさ高速bufferings小さいために使用することができますがあります。これは、RAMを分散自体はCLBのです、現在の内の各。LUTは内のCLBとポートの利用を使用してSRAM.Thereは実装2 LUTを以内* WRITEのSLICEM /読み取り装置と1つ使用する他のポートにはREADのみ使用。1つ目は独立して16X1書き込むにSRAMおよび書き込みを他の。高速から分散、これは独立して読み取り、書き込み操作が行われるかなりのRAMです。

これは、RAMを分散RAMをサポートして2つのメモリの種類1つはシングルポートおよびその他のされてデュアルポート。

シングルポート: -読み取り/書き込み操作

デュアルポート: -読む操作と読み取り/書き込み操作またRAMは、埋め込まれた16Kのブロック。ブロックRAMは、iと書く読むメモリ1つの移植された大規模なブロックのデュアルポートなので、のように推測することはできません読み取りと同時にお書きくださいあなたができるRAMの分散(私が)可能¥性があります午前修正私をする場合が間違って、このかもしれない一つの良い理由は分散RAMは高速RAMよりブロック。

VHDLおよびVerilogの論理合成ツール、ハードウェア記述などのザイリンクス合成ツール(XST)はおよびSynplicity Synplifyソ¥フトウェア、推論のブロックRAMに基づく。ザイリンクスのISEプロジェクトナビゲータが含まれていますデザインに、ブロックRAMを推論テンプレートの。[編集]を選択するには、ナビゲータを使用テンプレート内のプロジェクト!言語テンプレートは、メニューからして、ツリーを選択VHDLをまたはVerilog選択、続くからRAM合成テンプレート。最後に、テンプレートを選択します好ましい分散RAMを。

私が実装する必要がしようとするとザイリンクスのISEアップロードのRAMブロックのテンプレートを使用することができますuは。

私はあなたを希望に役立つかもしれない、これが。

注: - * SLICEMは: -構¥成さは、ROMの論理/登録のRAM Shiftキーを配布
申¥し訳ありませんが、添付ファイルを、この必要があります表¥示するにはログインしての

 

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