のDDR SDRAMルーティングの質問

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やあ！
私は`現在の
DDR SDRAM とのプロジェクト
で の作業メートルボード。
私4xSDRAMチップを64ビットのメモリサブシステム（ x16に対応幅）を使用
とコレスの4つのグループ/コレスが＃ 、 DMは（ ） 、 DQ （ ） 、 DQS （ ）信号
しかし
、 私`のDDR SDRAMルーティングに関するrecomendationsを見つけることはできない
（コレス/コレス＃ 、 DMは（ ） 、 DQ （ ） 、 DQS （ ）グループ
で 、長さのトレーススキュートレース
グループ
など ）との間

私は`メートル
のWWW の情報を検索するが
、 試しに
、 私に発見
され、 すべてのルーティングに関する勧告
のDDR SDRAMのI /ボード上のDIMMソ¥ケット
に 1つのチップのCPU （ ）などから金。しかし
、 私が
SDRAMのチップを搭載。

のDDR SDRAMをルーティングするための経験を共有することができます誰？

***
については、ベナン

 
@ ltera an348一部のボード設計のガイドラインを参照してください。

http://www 。 ltera.com/literature/an/an348.pdf
@http://www 。 ltera.com
@ /技術/メモリ/ SDRAMメモリ/写真提供
： MEM - ddr_sdram.html

 
こんにちはベナン、

http://developer.intel.com/products/chipsets/

インテル855GME ----> http://www.intel.com/design/chipsets/embedded/855gme.htm<img src=¥"http://img.photobucket.com/albums/v712/newbie777/intel.jpg¥" border=¥"0¥" alt=¥"¥"/>誰でもインテルのチップセットには
、 現在のガイドのダウンロードは、 DDRメモリ戦略をルーティングするためのガイドをしている。

よろしく、初心者

 
ウル のDDRインターフェイスの場合にドライバfor ū ū perpormタイミングanlysisを追加すると、 DQ 、 DQSを与えることができる最大の長さはどのくらい知ってū付属のセットアップinorder信号と時間要件を満たすために
開催しています 。

 
として私はあなたから、理解する
1 ）あなたはボードには
、 メモリバスのドライブに行くされているチップは、
2 ）
、 SDRAMの基板に直接、または別の方法でモジュールに接続する場合は、 SRAMはボールを右最大の柔軟性があります。

したがって、この料金では
、 ルーティングの制約から来てください

1 ）は
、 バスのドライブチップのデザインガイドです。どの程度のスキューを発信しているのです
か ？いくら受信を容認することができます
か ？クロックとアドレスの間の遅延whats ？どの程度のスキューがところでdq / dqsは何です
か ？どの程度の受信dqにスキュー/ dqsそれに耐える
ことができますか ？
2 ）何が正しい動作用のSDRAMのベンダーからの仕様です
か ？

スペック上で
1 ＆ 2に
基づき 、取締役会の遅延では
、 システムタイミングを満たす予¥算をルーティングすることができると長さの制約に変換...

 
私はドキュメントを参照してくださいそれは私が持っているūに役立つことができると思う
申¥し訳ありませんが、
お客様 からこの添付ファイルを表¥示するにはログインが必要

 
その場合は
、 ピンの位置と異なっているのDIMMを使用すると同じには、ラインではなく
、 されているチップの側面
ではありません 。4チップ：パラレル8行。
おそらく
、 クロックバッファをしている。
これ にはEEPROMのタイミング情報に満ちているdontにBIOSのチップのタイミングを知るには、 SPDの。

 
この添付ドキュメントをご確認ください。
私は
、 グループごとのDDRの信号をルーティングするためのベースラインとして言及。同様に他の信号をグループに定義することができます。

nikhil
申¥し訳ありませんが、
お客様 からこの添付ファイルを表¥示するにはログインが必要

 
これ
を参照してください申¥し訳ありませんが、
お客様 からこの添付ファイルを表¥示するにはログインが必要

 
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