の"変換

[taoshen]

ファイルのVHDLは、表¥現である次の2つ：

===========================

変数TTは：std_logic_vector（7 downto 0）;
...
TTは：=（他の=>' - '）;

exp2のれていない場合（exp1と）

===========================

VerilogHDLで""ではなく、と表¥明すると同じ意味を" - "について説明します。

 

[jelydonut]

よくわからないイム何exactically" - "です..私の推測では、..;希望されると言う8'bxxxx_xxxx

としてではなく、..

（存在する場合（式1）＆〜（expr2）の）

jelydonut

 

[Guest]

[No message]

 

[taoshen]

ヘルプ親切に感謝jelydonutします。：）

すみません、thesrはis_x不可解な質問については、別です

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パソ¥コン：std_logic_vector（31 downto 0）;

...

場合をしない）is_x（パソ¥コン
...
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"is_xは""という意味のビットは、各しているベクトル"xまたはいくつかのベクトルの"です"×。
私は"is_x"の定義を試しに検索します。しかし、失敗します。
一定である"is_x"ユーザー定義関数または？