T
taoshen
Guest
ファイルのVHDLは、表¥現である次の2つ:
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変数TTは:std_logic_vector(7 downto 0);
...
TTは:=(他の=>' - ');
exp2のれていない場合(exp1と)
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VerilogHDLで""ではなく、と表¥明すると同じ意味を" - "について説明します。
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変数TTは:std_logic_vector(7 downto 0);
...
TTは:=(他の=>' - ');
exp2のれていない場合(exp1と)
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VerilogHDLで""ではなく、と表¥明すると同じ意味を" - "について説明します。