の質問を

[microww]

1 。任意のコードを私のFPGAとASICのためのdifferenencesわかります
か ？
2 。方法のI
/ O パッド
、 直流の後に私を指定したり
、 コードをVerilogのは？

 

[dayma]

FPGAとASICの間の差は非常に大きい二人
は、 コスト/ ASICの量よりも低いFPGAを量産するだけで実行可能¥な集積回路が実装され安いですよ。techonologicalの違いは、 ASICの性能¥をはるかに超えては
、 FPGAの速度と密度が賢明
です 。より効率的なFPGAのASICよりもカスタマイズすることができます。

のI /
O セルtyou直流からそれらのインスタンスをdoindカスタムデザインしたり
、 セルライブラリのためにそれらを呼び出すことができます

 

[microww]

ありがとうございました！
今私も同じ質問がある：
1.atのASIC
は 、どのように内部データバスで
、 マルチプレクサ
と気温に セレクタまたはスリーステートバス？
2 。 、どのように応じて直流制約の" "のDC後のネットリストの定義を割り当てるを終了して変数を設定する

 

[linuxluo]

やあ、
1 。マルチプレクサを使用し、トリの状態の静的タイミングおよびテストを設計することは困難である
2 。verilogout_no_tri =
trueをset_fix_multiple_port_nets -フィードスルー

 

[reddy]

一般的な相違点は、
1 ） ASICのTimeToMarketです。
2 ）私たちは私を達成することができます/ ASICのでO遅延。
3 ）市場へのFPGAの時間が少なくなっています。
4 ） FPGAのI /
Oの 遅延を固定している。

ありがとう、
reddy

 

[gold_kiss]

私はあなたの疑問のIOパッドを強調したい。

私は
ウル Verilogのモデルを設計する技術で
、 各パッドは
、 現在の4ファイルを取得対象としていますが
、 技術（鋳造）を参照することができます。

これでは
、 1泊
ウル wht行う必要があると同等のパッドインスタンスはpads.v鋳造によって与えられたファイルを参照場所としては
、 パッドを選択されています。

これで
、 すべてのものも
、 シミュレーションを実行できます。ūになる際に合成barerly 。 dbファイルは
、 Verilogの細胞と細胞を置き換える必要があります。

合成します。

希望ū wht私が言いたい
の ...
Gold_kiss

 

[Arthurzss]

Verilogの基本のコードで使用するライブラリ帳。
FPGAのためのツールを使用するFPGAのパッドを割り当てます。

 

[claint]

あなたのIOやネットリストにベンダーのライブラリ内のセル
を追加することができます

 

[kelvin_sg]

microww書いた：

1 。任意のコードを私のFPGAとASICのためのdifferenencesわかりますか？

2 。
方法のI / Oパッド、直流の後に私を指定したり、コードをVerilogのは？

 

[Andre3000]

ASICの開発では
、 3種類 の選択肢がある：
カスタム：ここで
、 あなたの設計では完全制御している。には高価なもの
で、 大規模開発型が必要です。
Semicustom ：ここでは
、 プロデューサー
から somo especificatoon検討する必要があります。
プログラマブル：あなたは
、 プログラミングされているチップの配慮をする必要があります、ここではFPGAを使用することができます。

 

[tom123]

1 ）があるのFPGAとASIC用のコード用のコードの間には大きなdefference 。

FPGAのが、場合に応じてのFPGAのアーキテクチャ
の コードを書くために

要件は、合成結果を改善されます。

2 ）後のDCは、一般的に手でタイミング要件帳のインスタンスを

と電流駆動の要件。

敬具
microww書いた：

1 。任意のコードを私のFPGAとASICのためのdifferenencesわかりますか？

2 。
方法のI / Oパッド、直流の後に私を指定したり、コードをVerilogのは？