の質問で

[Guest]

こんにちは、私は、バスを宣言内部がVerilog - Aのように：
電気[0:262143] cur_a;
...
ただし、エラーが、シミュレーション報告されてで
互換性のないバス宣言""cur_a"
不正アクセス"cur_a [8466]、
宣言の範囲の配列のインデックス外。"

次に間違ったことは何誰かが教えてください。多くの非常に感謝を。

 

[willyboy19]

限り知っている私は、あなたは、A - Verilogのバスにできない定義します。もすることができます場合は、宣言することができる法的バスはすでに超えて範囲を。

 

[svensl]

これは動作するはずです：

モジュール3bitBus（b、cのうち）;
入力、b、cの。
出力がを[0:2];
、電気、bのC;
電気[0:2]から。

 

[Guest]

[No message]

 

[cooldog]

こんにちは、

Verilog - Aは言語を定義されてもいない。また一部の概念は、アナログバスですがない。svensl場合vadorのようにバスポートをサポートするツールが動作よると、必要がありますそれは。私は問題をポートバスしない知っていればカダンス幽霊のサポート。しかし、他のツールのサポートのようなhsim、坑...したがって、この問題がvadorの。

<img src=¥"http://www.edaboard.com/images/smiles/icon_smile.gif¥" alt=¥"笑顔¥" border=¥"0¥" />

 

[andy2000a]

私は、デザインVHDL_AMSを実際のverilogA決して使用するか、
私は、これまでの動作に使用するMathWorks社のMATLABをアナログ
SOCのが、のミックスモードデザイン
、、アナログRDは、デジタルはデジタル化されてRDの設計アナログgerneal、ブロック

シミュレーションチップ全体でhsimリーダープロジェクト/ nanosimが、
シムでトップレベルbeahviorなし利用知っている私は。

セイバーのように、イルカは..スマッシュサポートアナログ、デジタルデザインを検索する
しかし、プロジェクトリーダーのみを使用する"hsimまたはPowerMILLは"ツールです。

RTL_aを持つ任意のファブレス半導体設計使用できますか？知りません。