の設計

D

deepshah

Guest
こんにちは
私はちょうどそれをする方法をFPGAのCLBの構¥造を8にインターコネクト知っている?
どのようにリズムのSRAMをシミュレート?(何を入力ですか?クロック環境をでtimming ananlogを挿入して私が図を?)

 
私は質問ですあなたが少し混乱。

ケイデンスは、シミュレーションをFPGAのかしない。あなたが)ターゲットに応じて(必要に使用するザイリンクスのか何かVHDLのModelSimのISEのをとFPGAの。質問をしない限りあなたの私は誤解だ完全に。

 

Welcome to EDABoard.com

Sponsor

Back
Top