の端にあるIBMのチップのエラーでのDRC> cms9flp

[shahriar22nd]

、こんにちは
私はcms9flp IBMのレイアウトを午前いる。私が使用して任意のサイズの端をチップ作成'image_bevel'図として貼¥り付けられたようで実行assuraのコンゴ民主共和国を、私のようなエラーが出る：GR788R：推奨、CHIPEDGEによってサイズRX_ingカバーしなければならない2.1mmのGR788R：推奨、CHIPEDGEによってサイズPC_ingカバーしなければならない2.1mmのGR788R：推奨、CHIPEDGEによってサイズCA_ingカバーしなければならない2.1mmのGR788R：推奨、CHIPEDGEによってサイズM1_ingカバーしなければならない2.1mmのGR788R：推奨、CHIPEDGEによってサイズV1_ingカバーしなければならない2.1mmのGR788R：推奨、CHIPEDGEによってサイズM2_ingカバーしなければならない2.1mmの

等

ヘルプファイルは、精巧な）GR788Rしない説明このデザインルールを（。だから、私はルールを、この理解できませんでした。

でした誰もがルールをこの満足してくださいことをお勧めすればよいことができる私に何ですか？

ありがとう、
よろしくお願いします。
申¥し訳ありませんが、添付ファイルを、この必要があります表¥示するにはログインしての

 

[erikl]

distance of 2.1mm from all chip edges (layer stress rule, should be documented in the PDK die finishing section, s. layer_stacking.gif
below from an older process, s. the bold
drawn structures between circuit & die edge).

私は 最大
理解してレイヤー指定されたこれらのことが構¥造体のすべてに存在した 。2.1ミリメートル
の距離をルールから、すべてのチップは、エッジ（レイヤストレス、プロセス古い文書であることにPDKは死ぬlayer_stacking.gif以下 sから
仕上げセクションでは、 、sの回路＆ダイ端との間太字 描画
構¥造）。

最大でこの巨大な。問題の2.1mmのは、することがある必要があります

<img src=¥"http://www.edaboard.com/images/smiles/icon_wink.gif¥" alt=¥"ウインク¥" border=¥"0¥" />

。ただご利用いただけますことを確認し、すべての層が必要。

 

[Guest]

申¥し訳ありませんが、添付ファイルを、この必要があります表¥示するにはログインしての

 

[shahriar22nd]

返信あなたのおかげでは、
今日、私は提案を続けて、それが働いて

<img src=¥"http://www.edaboard.com/images/smiles/icon_biggrin.gif¥" alt=¥"非常にハッピー¥" border=¥"0¥" />私はエラーがコンゴ民主共和国の言語だった混乱について。私は2.1mmのでやった理解していないもののサイズですRX_ing、'でPC_ing等を意味何がされます。提案によれば、私は見ての層だと図に添付した正方形を白と同様に（選択）chipedge近く。正方形サイズのルールはまさに6.5u Xのデザインで6.5uとして求めた。私は今はコンゴ民主共和国のエラーがあります。

ヘルプお寄せいただきありがとうございますを。
よろしくお願いします。
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