の信号のトリガで外部パルスを>

[dadda007]

私は信号は、トリガのocurance期間で秒- 1マイクロパルスモデルのために生成するクロックハードウェア開発する必要がありますされている。私は1つある2つの入力信号を、クロック信号と別の1つは、信号がトリガ。出力信号は、パルスが1マイクロ秒。同じの実装のために私は、メソ¥ッドを使用し、次の：

1）使用のD -フリップフロップ1時間クロック信号よりも下回る期間（私たち）としては'D'端子入力とトリガ入力クロック信号である。

2）はバーq軸で出力の我々は我々ユニットを1遅延を使用します。バー出力出力は、qの、入力配置にして2入力ANDゲート、フリップフロップ、他の入力されてdの出力は'q'。

モデルなどのアイデアのユニットローからであることにあるようにトリガパルスを高Qバーにハイになると出力が低く、ときqはバーの遅延を通過出力は、我々はパルスを得るシフトqはバー。私達とqとqバーの出力は、予¥想される出力はパルス1 -私たちは。

私は、VHDL、次のコードを書いたが、それは出力を希望しなかった与える。

ライブラリのIEEE;
使用IEEE.STD_LOGIC_1164.all;

エンティティパルスは、

ポート（
確認応答：ビットの。
CLKの：ビットの。
パルス：出力ビット）;

エンドエンティティパルス;

のパルスpulse_behavはアーキテクチャです

信号qを、qbar、dは、qbar_delay;

始める

プロセス（CLK）は

始める

dは<は=確認応答;

している場合（clk'eventとCLK = '1'）
qは<= dは;
エンド場合はtrue。

qbar_delay <=転送qbar問い合わせ後1;
パルス<= qとqbar;

工程;

エンドpulse_behav;私は、新しい初心者AMは助けを必要と<img src=¥"http://www.edaboard.com/images/smiles/icon_exclaim.gif¥" alt=¥"叫び声¥" border=¥"0¥" />

 

[Guest]

[No message]

 

[j_andr]

and q<=d1は 、。d <は=確認応答と
q <= dは

あなたは、7474 ttlのアーキテクチャーをしてください'がないのshould work;

qは<は= ACKが
動作するはずです。
2。

- seems you assume

が qbar
されずに割り当ては-と仮定ように
コンパイラは、名前がからまさに認識とqbarにありません。
3。

your design would eventually work

作業する場合、最終的に希望を修復デザインが qbar
お
で、シミュレータではなく、FPGAで。qbar after
1 us
<- there is

qbar_delay <= 転送
qbarは
< 後
1私たちは
-そこにある;

内部FPGAのハードウェアは 後に転送を
実現する。
唯一の方法は期待している回路、デジタル時間の純粋な測定に
]クロック知られている期間[の斜面の周期信号;
ナノ秒で、いくつかの少なくとも場合、遅滞が大きい。
ハードウェアので、あなたのために必要があります接続クロックを持っている
ロジックを実行すると、有効カウントカウンタを信号は、トリガ、
これに対応することを認識値をカウンタの
所望のパルスの長さ;
---
j_andr編集で14最終更新日2008年7時52分;編集回数：1時間08合計

 

[lucbra]

こんにちは、

場合は、synthesisableするパルスを設計し、あなたがcylcesクロック数をカウントする意志が必要、のようなj_andr前にも書いた。

のようになりますプロセスは：
プロセス応答（ACK）
始める
場合リセットして
パルス<= '0';
ELSIFはのrising_edge（CLK）はし
場合のACK = '1'を
場合、count <= number_of_pulses_needed_for_1usし
パルス<= '1';
他
パルス<= '0';
エンド場合はtrue。
場合、count = max_countし
カウント<= 0;
他
カウント<=カウント 1;
エンド場合はtrue。
工程;

信号を必要なアップ宣言するに、詳細アウトに動作します。
コードを場合は、このを見つける必要が収まるの場合は、寄付することができます常に。
感謝