の位相雑音verilogAのジッタ

[nandu]

ハイ

私は、シミュレートされたPSSとVCOをpnoiseを持っているHzの/のdBcの周波数の位相雑音対テーブルが抽出されます。今は、ループのPLLが必要に推定する方法に貢献する多くのジッタ、これは。要素については、この理想的なPLLループを私はあるが、私は、出力に対応するジッタをで、その位相雑音テーブルを取るのVCOブロックを理想的な場合、実際の入力と生成、そのVCOとして。どのようにすればよいか？ことはできますかVerilogAを使用してのですか？

 

[Guest]

[No message]

 

[mr_chip]

、関数からのVCO、プリスケーラ転送モデルを含むノイズのドメインを確認シンプルな周波数のので、PFD / CPは、SDMを（もしあれば）PLLに出力されます。あなたは、ノイズ位相PLL出力のでしょう得る見積もりを。それからちょうどintergrate -あなたは、ジッタをおよ取得します。