のファイル

[fakeha_s]

私はプロジェクトナビゲータと私は1つのファイルや他の出力を生成する2つのverilogファイルが入力としては、両方を共有するクロックとリセット信号は
、 このを使用して働いている
どのようにiは2つのファイルに接続を行うことを意味する方法が1つへの入力として与えられるの出力は他とiの両方の別々のUCFファイルを作成する必要がありますか

 

[Guest]

[No message]

 

[Renjith]

あなたの先頭ファイル内のセカンダリファイルのインスタンスに、すべてのある

 

[fakeha_s]

私が
モジュールの入力(....);

私の他のファイルのiに電話して

(..........);の入力

 

[nand_gates]

"input"を予¥約されたキーワードのverilogです。使用してくださいへのverilogを実践しないこと
モジュール名、信号とblocknamesのキーワード。

 

[MRFGUY]

あなたは（たとえば
、 質問に私が投稿し、nand_gadesで返事をしている
、 以下のリンクで）見ることができます

http://www.edaboard.com/viewtopic.php?p=458387&highlight =＃458387