のシステム疑い

[deepu_s_s]

することができます我々は合成使用してシステムのVerilog？

システムVerilogの場合の合成ツールを使用いるので何

 

[aji_vlsi]

deepu_s_sは書き込み：

することができます我々は合成使用してシステムのVerilog？どのようなシステムのVerilogの合成ツールを使用する場合ので、

 

[deepu_s_s]

こんにちはajitha！そうすることができます私の使用シノプシスDCをVerilogの合成ツールとしてのシステム

 

[shiv_emf]

はいdeepu Uは合成のためのDCを使用することができます
しかし、いくつかの機能¥は、（!!.......構¥築システム）で合成することはできませんVerilogの

 

[deepu_s_s]

こんにちはシブ！

機能¥をすることができます例uがくれか？

『THX
deepu

 

[satyakumar]

ハワイdeepu、
次の機能¥が合成されていません。
1）解凍組合
2）パッケージ宣言の変数
3）静的な関数やタスクは、パッケージ内で宣言
4）は2つの状態論理変数合成問題を中にいくつかある

 

[atuo]

deepu_s_sは書き込み：

することができます我々は合成使用してシステムのVerilog？どのようなシステムのVerilogの合成ツールを使用する場合ので、

 

[Guest]

[No message]

 

[satyakumar]

atuoは書き込み：deepu_s_sは書き込み：

することができます我々は合成使用してシステムのVerilog？どのようなシステムのVerilogの合成ツールを使用する場合ので、

 

[deepu_s_s]

『THX uへのすべての。uは疑問をクリア私