のクロック間の同期

[jerry2007]

私のデザインは、clk1のとCLK2 2つのクロックが（clk1からポタリと半分の周波数を生成）。私は
、 入力データの同期のためにも出力clk2（データのみを入力するときclk2）が高いことができます。ここに私の質問です：（1）方法clk1の端とCLK2ポートの行動のシミュレーションの場合は（など）で整列？

（2）どのように同期して行動レベルとしてclk2を使用して入力データを？前に
、 その順番では
、 プライマリ入力ポートからもバッファリングされているデータは、ラッチレジスタに到達するので
、 プライマリ入力CLK多くのバッファですが
、 それらが同じ時間でのregに到着を指定することが可能¥ですか？

（3）私はこれらの2つのclksでregsの間に偽のパスを設定する必要があります？

（4）私set_clock_latencyを指定するソ¥ースclk2のために必要ですか？もしそうならば、それは失敗だけ遅延ですか？

（5）は
、 より一般的な質問私CLK1とCLK2 prectsとpostctsのための同じsdcのを使用すべきですか？

事前に感謝します！

ジェリー

 

[Guest]

[No message]

 

[satyakumar]

こんにちはジェリー
私はあなたの質問の一部にお答えしたいと思います
最初のケースでは、clk2 clk1から派生されます。この場合にはCLK1とCLK2間のスキューは、このelminatedすることができますDPLLは
、 使用している。

あなたのrequiremntのための私sugestion良いclk1からそれゆえsyncronizationのDPLLを使用してclk2派生はるかに優れています。これは
、 同期clk2を使用してデータ

私はそれをŬ支援を期待

Regrads
satyakumar