に移動FPGAの状態の初期について

[vitiluck]

開くたびにプログラム供給されてFPGAが。

どのような初期状態は何ですか？

それがないときに機械設計の状態。それはログイン時に電源状態がどのように、そうではない

ので、もしアイドル状態は、FPGAを実装さ、正しいことを確認する必要があります設計ステートマシンのクロックで有限アイドルした。

しかし、間違っている場合バスコマンドの問題は、未知のFPGAは状態、初めてとなる応答が。

右は私の理解？

 

[vishwa]

ハイ

値を初期に動作を割り当てる必要がありますFPGAを、としては、設計のすべての場合は、信号。それ以外の場合は、FPGAを割り当てます'ゼロ'を開くことがです電源たびにデフォルト値として信号すべてに。よろしくお願いいたします。
Vishwa

 

[bpu]

FPGAは割り当てていない'ゼロ'の値として、デフォルトの。
あなたの合成ツールは、FPGAのレジスタ内のすべてのデフォルト値を譲渡、それがゼロ以外のことができます。

 

[BuBEE]

どのようにツール合成のデフォルトをすることができます設定すると、私は'に設定する'1

 

[Guest]

[No message]

 

[vishwa]

こんにちはbpu

いったんシステムが設計されてコアがメモリ揮発-ダウンロードさで非FPGAボード（に）。それから、操作時の実際のsysnthesisツールを任意のない使用します。もちろん、合成ツールは、値がゼロの初期に'FPGA設計を行う必要が信号を。

よろしくお願いいたします。
Vishwa追加分後に7：こんにちはBuBEE

あなたはツールを合成使用できない信号を設定します。あなたがプログラムのVHDL、信号で自分の価値観を持って割り当てます。よろしくお願いいたします。
Vishwa

 

[vitiluck]

FPGAは割り当て'ゼロ'を開くことがです電源たびにデフォルト値として信号すべてに。

この場合のようなコードを書く私は

レッグナ;
1〜割り当てるナを=に;

ナとの両方を最初に設定できないことが0または1。

 

[echo47]

FPGAではほとんどの場合は、Verilogでカウンタレジスタをすることができます初期にこれはあなたのように、HDLの：

コード：

モジュール上（CLKを、カウント）;

入力CLKの。

出力[15:0]カウントregの= 12345;常に@（posedge CLK）は

カウント<=カウント 1;

endmodule