についてのDCMは何か

S

shoufeng_luo

Guest
の家族のFPGAザイリンクスこんにちはは、で、DCMができますを通じて200MHzのクロックを生成するための100MHzの水晶を使用して私のクロックを使用になるように/ Dと

 
容量高速FPGAのですかどうですか？
どのFPGAは、それを何ですか？
ことができは、200MHzまでの高速化処理？

とにかくほとんどの）共通の経済的なFPGAの（スパルタ2> 100MHzの容量を持って良い速度。

 
のVirtex II Proファミリは、v2p40参照されます。
モードでは、高周波、最大周波数が200MHz以上にすることができます。

 
時のデザインの周波数が最大となると、能¥力の最大速度のFPGAの限界は、処理200MHzの問題はすべきではない。しかし、それは常により良い間にガードバンドを維持する最大のFPGAのスイッチング速度を制限とデザイン。

シリーズのVirtexはない高価すぎる？
それは費用いくらですか？

プロジェクトですあなた具体的には、コアを使用してPowerPCの？

 
1つのチップのコストはもう少しして1ワット、私は、FPGAの設計との初心者です。
それをするときの設計PowerPCはEDKのかどうかでacommplish環境私たちがすることができます。
この日の午後、私は100MHzのときに2倍の結晶を、出力は、出現する頻度は200MHzのしかしのか波がされていない広場等正弦波は、高レベルはピークperiod.canの％を持続80、低レベルデバイス開発クロック/？

 
ハイ
私は、FPGA推測から波形を見てあなたが。次に、200MHzのように私は近い速度を既に言った場合、クロックの高いFPGAができないサポートおそらく最も。セクション発振器でそれを試してくださいに下げる。

実際に起こる波であること広場sinusodal組み合わせの波があります。別の周波数成分は、コレクションが存在します。また、FPGAはハンドルにすることができます周波数ているいくつかの制限を。だからときには、FPGAパススルー適用方形波を確実にする部分は低周波。しかし、上の周波数成分は、歪みを実務経験されます。フォームをだからoが/ P波の広場信号はしません構¥築する必要があるすべての周波数成分を。だから彼らは参照してくださいあなたは波形として結合を形成する。

フォームが波のp /オ変化を徐々に見ることができるの手順を実行するクロックを停止していることを繰り返します。

shoufeng_luoは書き込み：

1つのチップのコストはもう少しして1ワット、私は、FPGAを使用したデザインの初心者です。

デザインPowerPCは、EDKの環境かどうかを我々はそれをacommplishいただくことが可能¥。

この日の午後、私は100MHzの水晶を2倍に、出力する頻度200MHzのですが、波が正方形等正弦波、高レベルのピークは、低レベルのことがないperiod.canの80％を持続されていないが試して/ Dのデバイスのクロック？
 
のsysclk周波数が重要であり、デバイスIは、200MHz以上のことをサポートする、
今夜、テストを通じて私は、証明は、クロック駆動によって生成することができますFPGAの/ Dと
suggestion.Thanksあなたのおかげです。

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top