についての合成問題

[blue1988]

みなさんこんにちは、
私たちのデザインを設定私はできない、どのようにすることができます私は制約クロックについての私のデザインポートを備えて4クロックを満たすため、ホールド時間の違反を、常に中に私が？合成に適した
タイミングconstrain.anyoneは持って約マニュアルを？嘆願それを添付したり、リンクを与え、感謝します。
について

 

[RCA]

私はcreate_clockを期待4定義はありますか？
ステップで合成のみ、ホールド時間は、チェックする必要がないだけのセットアップは、位相合成です管理します。
固定ステップだけ後の時間ホールド、ホールド時間は、チェックする必要があります。

 

[Guest]

[No message]

 

[blue1988]

RCAピン、
raplayあなたのおかげです。
について

 

[Guest]

あなたが取り巻く環境への応じて設計をすべき制約に...不確実性をので、その、あなたがすべきsee入力は、あなたwhereて来てからとすることができるとしている出力は、どこに制約の信号ポートを...これは含まれていますクロック

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