についてのパイプラインADCを！

C

chency

Guest
誰も高速pipelineADC設計？私はあなたとは、SHA、約帯域幅を開き、ゲイン、cmfbを議論したい...興味がありますか？ありがとう

 
私は、それを説明できる可能¥性がありますパイプラインADCには
、 いくつかの小さなexperenceている以上？あなたの問題ですか？

 
やあ、

より多くの支援が具体的な問題ポストを得ることができます。よろしく、
Yawei

 
terryssw書き込み：

私は、それを説明できる可能¥性がありますパイプラインADCには、いくつかの小さなexperenceている以上？
あなたの問題ですか？
 
騒音については、両方のコンデンサとオペアンプのノイズに貢献します。の方法では、どのようにノイズをシミュレートするのですか？次にPnoiseシミュレーションPSSの使用？

ジッタについては、私はあなたのタイミングジッタの権利を意味します？以降のみを1つのチャネルをもって、ジッタ、ノイズが非常に大きくていない必要があります。ただ
、 従来のフリップ構¥造の周りだけ1つのコンデンサを使用してありますか？

タイミングジッタの影響を低減する方法は
、 サンプリングエッジシェーパすることです。シェーパクロック遷移は、タイミングエラーが小さくなる。

 
terryssw書き込み：

騒音については、両方のコンデンサとオペアンプのノイズに貢献します。
の方法では、どのようにノイズをシミュレートするのですか？
次にPnoiseシミュレーションPSSの使用？ジッタについては、私はあなたのタイミングジッタの権利を意味します？
以降のみを1つのチャネルをもって、ジッタ、ノイズが非常に大きくていない必要があります。
ただ、従来のフリップ構¥造の周りだけ1つのコンデンサを使用してありますか？タイミングジッタの影響を低減する方法は、サンプリングエッジシェーパすることです。
シェーパクロック遷移は、タイミングエラーが小さくなる。
 
はい、あなたの言うとおり、コンデンサは
、 ノイズに貢献していません。唯一のスイッチ抵抗の熱雑音に寄与する。

しかしは、周知のように全体のノイズパワースイッチとコンデンサでサンプリング知られているデータシステムでは、サンプリングさぽに等しい/ Cで、唯一のサンプリングのキャップの容量に関係している。だから何によると
、 静電容量値は、Sのノイズの量に影響/高回路です。

 
terryssw書き込み：

騒音については、両方のコンデンサとオペアンプのノイズに貢献します。
の方法では、どのようにノイズをシミュレートするのですか？
次にPnoiseシミュレーションPSSの使用？ジッタについては、私はあなたのタイミングジッタの権利を意味します？
以降のみを1つのチャネルをもって、ジッタ、ノイズが非常に大きくていない必要があります。
ただ、従来のフリップ構¥造の周りだけ1つのコンデンサを使用してありますか？タイミングジッタの影響を低減する方法は、サンプリングエッジシェーパすることです。
シェーパクロック遷移は、タイミングエラーが小さくなる。
 
ように
、 任意のデジタル補正を使用しないことを意味する4ビットのAD -検察の各段階では、ありますか？

また、3.5bステージ（近隣の4ビット）にはかなり正常に大きいです。ステージ1の高速アプリケーションは
、 通常は15億てください。しかし、いくつかの研究もようがないに適しています。の段階ごとのビットは
、 消費電力を最適化することができます。

簡単に実装できるために、私の段階ごと低い基準電圧、低いコンデンサやステージ1のスイッチから一番簡単ですが、15億と思うと高いオペアンプのフィードバックの要因とその高速化。また
、 ステージごとに1.5ビットDACサブ直線性問題が発生していません。

 
terryssw書き込み：

ように、任意のデジタル補正を使用しないことを意味する4ビットのAD -検察の各段階では、ありますか？また、3.5bステージ（近隣の4ビット）にはかなり正常に大きいです。
ステージ1の高速アプリケーションは、通常は15億てください。
しかし、いくつかの研究もようがないに適しています。
の段階ごとのビットは、消費電力を最適化することができます。簡単に実装できるために、私の段階ごと低い基準電圧、低いコンデンサやステージ1のスイッチから一番簡単ですが、15億と思うと高いオペアンプのフィードバックの要因とその高速化。
また、ステージごとに1.5ビットDACサブ直線性問題が発生していません。
 
場合は、ADCの高速化の相対小さく
、 消費電力を、私は最も適したアーキテクチャで15億の段階ごとのMDACだと思う。ので
、 もしあなたが
、 また速度を劇的にコンデンサの数のDAC（関数）は、MDACのオペアンプの仮想グランドに接続するため、減少のフィードバック因子を増やすと
、 一段あたりのビットを増やします。

15億MDACの多くの段階では、電源やパイプラインADCの必要な分解能¥として地域のパイプラインに沿って下る保存するための段階をスケールダウンすることができます使用する必要がステージごとのは。多また
、 フロントエンドの舞台ステージMDACは
、 前よりもはるかに多くの電力は、同じ性能¥を15億MDACの末期を消費する1ビット（徐行運転のため）。8おそらく90％以上10ビットADCの速度を"40 MSとパイプライン/構¥造ステージ1（あなた）は、IEEEの論文からいくつかの結果を検索することができます15億を使用している。

1つのより多くの事は私に"4ビットのフラッシュsub_ADC 8 1.5_bステージと最後の3 - Bのsub_adc続けて"の意味を理解していないですか？（または3.5b MDAC）は
、 ほとんどのフロントエンドにする必要がありますし、15億
、 その後基盤搭載を意味しますか？どのようにADCの設計の多くを解決？

を最後にADCのあなたのデザインのパフォーマンスに関する詳細情報を掲載できますか？技術は、電源電圧、消費電力等

 
terryssw書き込み：1つのより多くの事は私に"4ビットのフラッシュsub_ADC 8 1.5_bステージと最後の3 - Bのsub_adc続けて"の意味を理解していないですか？
（または3.5b MDAC）は、ほとんどのフロントエンドにする必要がありますし、15億、その後基盤搭載を意味しますか？
どのようにADCの設計の多くを解決？を最後にADCのあなたのデザインのパフォーマンスに関する詳細情報を掲載できますか？
技術は、電源電圧、消費電力等
 
任意の理由はより多くの電力を節約することができます基盤搭載のフロントエンドの段階と思いますがありますか？私はそれを非常に80MSを入手するのは難しい/前面に掲載の帰還率から基盤搭載ステージあたりの末期、12ビット、高精度、大幅に減少したと思う。場合は、12b精度をしたいまた、キャリブレーションのいくつかの種類があります。

 
chency書き込み：terryssw書き込み：1つのより多くの事は私に"4ビットのフラッシュsub_ADC 8 1.5_bステージと最後の3 - Bのsub_adc続けて"の意味を理解していないですか？
（または3.5b MDAC）は、ほとんどのフロントエンドにする必要がありますし、15億、その後基盤搭載を意味しますか？
どのようにADCの設計の多くを解決？を最後にADCのあなたのデザインのパフォーマンスに関する詳細情報を掲載できますか？
技術は、電源電圧、消費電力等
 
やあ、
場合はノイズレベルとTHDより低い- 80dBのない問題になる必要があります。
そこに
、 シミュレーションツールのオプションで何か問題はありますか？
私とPSSを使用したことがないことがやってみる必要があります。

ところで、どのように情報のユニティゲイン帯域幅と股関節の消費電力（最初のSHA）は何ですか？

 
いくつかの書籍parameter.razavi'本を掲載ご紹介します。

 
私は0.18技術とパイプラインADCを設計するには、しかし
、 私はどのように高速I設計することが知らないの？
私dont高精度ADCのが
、 高速をデザインしたい。
オペアンプの最大の問題は、どのように
、 高速
、 および1.8V電源で高利得オペアンプの設計ですか？
よろしく

 
terryssw書き込み：

任意の理由はより多くの電力を節約することができます基盤搭載のフロントエンドの段階と思いますがありますか？
私はそれを非常に80MSを入手するのは難しい/前面に掲載の帰還率から基盤搭載ステージあたりの末期、12ビット、高精度、大幅に減少したと思う。
場合は、12b精度をしたいまた、キャリブレーションのいくつかの種類があります。
 
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