なVerilog RTL処理割り込みトリガのn interruprt明確には同時に必要か？

[wls]

こんにちは。私は、APBインターフェース（スレーブ）とタイマカウンタを書いています。各オーバーフローカウントまたはインプットキャプチャ信号で、パルストリガが生成されます。割り込みイネーブルレジスタ、レジスタinterrruptとクリアAPBスレーブ側に置かれている割り込みレジスタ？クリアレジスタが（1）設定されている場合、割り込みは自動的にクリアされているはっきりと明らかである。両方のトリガーを同時に場合、どのようにして、同時の割り込み信号と明確な信号を処理するためなVerilog RTLを記述してください。誰もが明確な割り込みを処理するのRTLコードの例を与えると同時に、中断することができます。長い時間は、私はほとんど忘れてしまった、Verilogを書いていない。助けに感謝.....よろしく。

 

[ravurig]

RTLで、割り込みステータスをポーリングそれ。明確な割り込みを設定する場合。あなたが"腕"簡単なテストベンチを使用している場合は、ISRルーチンを追加するためにCコードを変更します。

 

[wls]

こんにちは。私はそれをテストするためのVerilogテストベンチを書いています？我々は、前の割り込みと次の割り込みを考慮する必要がありますか？明確とintのトリガが同時に発生するとしましょう​​。 clearは、前の割り込みをクリアする必要がありますし、同じ時間のint型のトリガーは、現在の割り込みによって設定されている？ uは、サンプルのverilogコードをお持ちですか？私は、int n個の明確な論理の可能性のpdfを添付。検出されたときにint型int型TRIGが設定されている、可能性はそれが前のint型で設定されているので。このように明確な一つ前のマネジメントシステム審査員評価すべきとint trigは、新しいintで設定することができます。 INT TRIGをクリア、一度明確な、それは自動的にクリアされます。希望は、例を与えることができますか？ THX。