なぜSynplifyソ¥フトウェアは、ソ¥ースをVHDL、コンパイルいくつか？

[siosavin]

Synplifyソ¥フトウェアは声明の実実分割することができます持っていないソ¥ースをコンパイルVHDLの。どうすればこの問題をこのことを解決？

 

[Guest]

[No message]

 

[Guest]

データ実数型のVHDLの言語のサブセットに合成を入力しない。
種類その他のデータをあなたの試しを提案する。

 

[siosavin]

これは、データをサポートして本当の。それがリアルに、追加、乗算、サブ。
しかし、それはREALを2つに分割できません。私はそれするために解決します。

 

[Guest]

Synplifyソ¥フトウェアは、REALデータ型をサポートしていません。あなたは間違っている。
それ以外の反対側になると語ったについてですが、私のマニュアルに完全なリファレンスです。

 

[Aser]

実数は、現在のハードウェアに、直接できないマップ
その結果ネットリストのために複雑になります。
しかし、定数を指定する
1つは、数字と実際の計算を行ういくつかのことができます
結果の定数は、ベクトルまたは整数がする
これsynthesableています。
Synplifyソ¥フトウェアは、手続を除いて呼び出しの定数をできるかなど
実数ポートためていませんが、ライブラリIEEE.MATH.REAL等

 

[Guest]

私はスズメバチに同意。Synplifyソ¥フトウェアの種類をリアルタイムサポートされません。ただパッケージ宣言型piをのようにリアルエラーがなる展望だ。使用レオナルドスペクトル型の実。

遅延（技術遅れ）