なぜNANDゲート以上のNOR型と見なされます

S

santuvlsi

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ハイすべてのボディ、

NANDゲートのゲートNOR型よりも優先される

NANDゲートNMOSの直列に接続さbecos。

これは何の背後にある論理ですか？

santu

 
ホールの移動度が電子に比べて低いです。inorderをゲートの立ち上がり
、 立ち下がり時間を通常より高い行われるPMOSのxtorの幅と等しくなる。だからの抵抗を少なくすることと等しい上昇と下落を達成することができます回。

PMOSのxtors並行して
、 そこに効果的な抵抗が減少によって接続されるNANDゲートでは。今一回PMOSの低下幅は
、 同じ上昇と下落を達成することができます。Inaddition場合も
、 セルの高さを減らしている。

 
親愛なるV_pratap、

Ŭ場合、PMOSの並列に接続されては、と言うつもりは

抵抗のように速い速度を達成することが減少する場合
、 その

幅は2〜3倍のNMOSのより大きいにもかかわらず、NMOSの場合は
、 直列に接続

以来
、 多数の電子がreistance高等ているが、速度を達成することができます。

しかし、NORゲートはできないことと同じことで以来、PMOSのシリーズは、抵抗はより

さらに我々の増加は速度を達成することができない幅。

静電容量についての何か

santu

 
それは基本的に異なる2つの容量は
、 スイッチング....中ですため
、 それぞれが他の場合には1つの場合と1つのMOは2つの並列のMO ....されるので
、 高容量のスイッチング並列の場合の2つのMOになる....

 
デジタル回路はほとんどないと比較してNAND型より高速にデータをサンプリングするため、低ハイへの遷移を使用する

 
santuvlsi書き込み：

ハイすべてのボディ、NANDゲートのゲートNOR型よりも優先されるNANDゲートNMOSの直列に接続さbecos。これは何の背後にある論理ですか？santu
 
NANDゲートのサイジングのため、NORゲートよりも優先されます。

一方のNOR他の方法で回避されNAND型直列および並列にPMOSのでNMOSのです。
人々がすでに言及したようには
、 電子よりも小さい穴の移動です。したがって、同じ遅延時間（現在の能¥力）を達成するため、PMOSのNMOSの（0.18ミクロン技術）に比べ約3倍になる必要があります。

があれば
、 デジタルICのコースの前に撮影した私は、よく分かりませんが
、 本質的にするときに
、 トランジスタのシリーズ内の任意のトランジスタのサイズは最大の大きさにする必要があります（シリーズのトランジスタの数によって異なります）。したがって、我々シリーズのPMOSトランジスタを避けるためにします（これは彼らが同じ）の遅延での一連のNMOSのより多くのスペースを取る。

だからこそ、NAND型NOR型よりも良い選択です。追加43秒後：pichuang書き込み：

NANDゲートのサイジングのため、NORゲートよりも優先されます。一方のNOR他の方法で回避されNAND型直列および並列にPMOSのでNMOSのです。

人々がすでに言及したようには、電子よりも小さい穴の移動です。
したがって、同じ遅延時間（現在の能¥力）を達成するため、PMOSの約3倍NMOSの（0.18ミクロン技術）よりも大きくする必要があります。があれば、デジタルICのコースの前に撮影した私は、よく分かりませんが、本質的にするときに、トランジスタのシリーズ内の任意のトランジスタのサイズは最大の大きさにする必要があります（シリーズのトランジスタの数によって異なります）。
したがって、我々シリーズのPMOSトランジスタを避けるためにします（これは彼らが同じ）の遅延での一連のNMOSのより多くのスペースを取る。だからこそ、NAND型NOR型よりも良い選択です。
 
sekapr書き込み：

デジタル回路はほとんどないと比較してNAND型より高速にデータをサンプリングするため、低ハイへの遷移を使用する
 
その問題をなぜ掘る回路は0を使用します- "1かそこら....だけの分析の目的
、 デザイナによって使用されて... ...基本的には
、 負荷容量のdischargin多くのパス... CMOSの応答によって行われますされていません回路をいかに早く良いウルには0でのみ発生する負荷容量-のみを1つのパス....出力パスを...に供給することを通じて"一の移行を充電することによって

 
ハイテクすべて

それは基本的に異なる2つの容量は
、 スイッチング....中ですそれぞれのために

<img src=¥"http://www.edaboard.com/images/smiles/icon_idea.gif¥" alt=¥"アイデア¥" border=¥"0¥" />2つの並列MOを1つの場合、1つのMO内の他の場合には....されるそのための

<img src=¥"http://www.edaboard.com/images/smiles/icon_idea.gif¥" alt=¥"アイデア¥" border=¥"0¥" />静電容量のスイッチング並列の場合の2つのMOは高い....される

<img src=¥"http://www.edaboard.com/images/smiles/icon_idea.gif¥" alt=¥"アイデア¥" border=¥"0¥" />ThanXへ.....

 
nandさんのPMOSのは並行してNOR型PMOSの場合にはシリアルである一方です。uと穴の流動性を知っている電子の移動、時間の切り替えにACTIVEな状態飽和状態から取ら未満が高いです。

Same for reverse condition. だからNOR型遅延が1つの状態から別の状態のようにNOR型以上のNAND型を使用して優先に切り替えている

 
こんにちはsantu、

NANDゲートのゲートNOR型よりも、CMOS技術でのみ推奨されます。

両方の抵抗と容量の効果の遅れと
、 この選択するためのNAND型NORゲートと比較理由がある

 
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