どのようにxinilix署名を呼び出す乗数

[tarkyss]

どのようにxinilixのverilogの乗数署名を呼び出すか？
tarkyssによって06 2005 5時04分9月最終編集日：1時間編集合計

 

[news]

Od 20 września br Era Biznes obniża ceny minut do 18 groszy w nowych taryfach dla średnich i dużych firm. Nowe Taryfy Pakiety dla Biznesu oferują pakiet wartościowy od 20 do 400 złotych netto, który można wykorzystać na rozmowy krajowe i międzynarodowe, roaming, SMSy i MMSy itp. W cenniku nowych taryf minuta połączenia do dużych sieci została obniżona nawet do 18 groszy netto za minutę.

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[gliss]

tarkyss、
現在のISE 7.1iでテンプレートmutliplier instatiateことができます。
例えば：
[ 編集
] に移動"言語テンプレート-"のVHDL -"デバイスのプリミティブのインスタンス化、"FPGAベースの"算術関数-"18 × 18非同期Mutliplier
そして
、 このコードを見つける：

コード：

UNISIM.vcomponents.allを使用します。- <-----この行を貼¥り付けるのアーキテクチャを体内に以下のコードをカット----"- MULT18X18：18 × 18非同期の乗算器に署名

- Virtex-II/II-Pro、Spartan-3/3E

-ザイリンクスHDL言語テンプレートのバージョン7.1iのMULT18X18_inst：MULT18X18

ポートマップ（

P ="P、 - 36ビット乗算器の出力

="、 - 18ビット乗算器の入力

Bの="のB - 18ビット乗算器の入力

）;

 

[echo47]

ソ¥フトウェアツールと言語何を使用している？

時XSTでのVHDLまたはVerilogをコンパイルする場合、単に"*"と署名のオペランド演算子は乗算を使用することができます。『XSTユーザーガイド
』 の"算術演算"の項を参照してください。XSTを自動的に乗算器を推論されます。これはあなたのHDLともっと明示的に乗算器をインスタンス化するよりも移植性が読みやすくなります。

このASICフォーラムです。優れたFPGA、ザイリンクスの質問/ CPLDのフォーラムにお願いします。

 

[Guest]

[No message]

 

[gliss]

玉..しかし
、 彼/彼女が具体的にどのようにインスタンスを作成するように求めザイリンクス1。
そして右、これは、FPGAのセクションで行くべきだ。たぶんはmodに移動するのだろうか？