どのようにVHDLで利用モデルアムスを使用する

[Blackuni]

やあ、

それアムスのverilogですVHDLのアムスされていません

Thnks

 

[abhaykochhar2]

はい
、 その真の..ディスカバリーアムスこのVHDLのためです
。 アムスだけ..
www.synopsys.comのtry /製品...

または単にŬでウルのコードを記述します。商品の形式..とuのHSPICEを使用してシミュレートすることができます..
のHSPICE形式のファイルのverilogをシミュレート...
..それを試してみる私も..知らせるイムも今だけ..開始
この..のイム初心者ので
、 もしメートル間違ったnewhereしてください私が正しい...
おかげで..
よろしく
abhay

 

[abhaykochhar2]

ハイテクすべての。どのようにVHDLで利用モデルアムス..を使用することができますこの施設マスト..で利用可能¥ですが同じ施設内VHDLで利用可能¥なアムスですか？

ウル返信..を待っている

について...
ASCII文字

 

[Guest]

[No message]

 

[Blackuni]

こんにちはAbhay、

私はSynopsys社によってサポートされてVHDLのアムスとは思わない。

Ŭ verilogA Silvaco社とのそれをすることができますそれを開いています。もしそれで私を助けてください取得Uです。

ありがとう

 

[abhaykochhar2]

Synopsys社のサポートのVHDL -アムス..しないディスカバリーアムスシノプシスだけ..ですしかし
、 さらなる設計するための我々のモデルファイルを使用できますか？

 

[Blackuni]

やあ、

uは、Ŭシノプシスディスカバリーアムスツール（デバイスモデル）をモデルに、VHDLで記述されたアムスを使用できるということですか？

そう..です

してくださいツールdicovで利用可能¥なドキュメントを通過します。アムス。

次にŬを受け入れる

ありがとう