どのようにVHDLで入出力ポートに対処するには？

[joinfaisal]

こんにちはすべて..いずれかの方法をVHDLで入出力ポートに対処するため、教えてもらえます。私はこのようなモデルを持っているなら（SELを= '1'とsel_not = '0'）、次にY

 

[Sparc]

使用してイベントをしてください属性とX、Yは、SELを、機密性の高いリストにsel_not含まれています。との条件がX'eventまたはY'event alongwith SELを＆sel_notを入れてください。

 

[zape]

あなたは何をやろうとしている？私が思うあなたの条件"（SELを= '1'とsel_not = '0'）"それはあなたにも言うことができる書かれているように、意味をなさないの"if"の両方に等しい：場合（SELを= '1'とsel_not =' 0'）し、x

 

[joinfaisal]

残念私は間違った方法で質問を.....それを簡単にすることができます....私は、指定された方法でyに入力xと出力からいくつかのデータを必要とする.... （SELを= '1'）ならば、y

 

[tkbits]

入出力ポートの信号モデルをチップ上に単一の双方向端子です。あなたが干渉することなく、同時に両方の方法を行っ信号を持つことはできません。あなたは、プログラマブルロジックの合成コードを構築している場合、すべての出力は、（'Z'の）モードを非アクティブに切り替えする必要がありますただ一つの出力がアクティブにすることができます（'0'または'1'）いつでも。あなたは、シミュレートしている場合は、ワイヤOR接続またはワイヤAND'ingは、ビュー（アクティブまたはアクティブロー高信号）のあなたのポイントに応じて使用できます弱いロジックとも試すことができます。あなたは信号が同時に両方の方法を行ってみたい場合は、2つの別々のポートの信号を使用する必要があります。

 

[vomit]

あなたが何かをどちらかの方向が有効になっている2つのバックトゥバックトライステートバッファのような単純な意味ですか：[コード]はyを

 

[joinfaisal]

thxxの吐物やtkbits ...私はいけない、これは両方の方向に、1つdirection.Nowの問題で一度の信号は、から行く場合は、このポートはまた、drivedされますので、結果がXIをされるyは入出力ポートであるので、xがyに言及嘔吐ですsimuntaneously仕事をしたいいけない、これはproblem.Actualy私はVHDLで伝送ゲートの動作をシミュレートしたいと私は両方の方向で動作するように伝送ゲートをしたい克服する方法を知っている。誰かがいる場合はアイデアはtransmisionゲートまたはtristatebufferの提案を歓迎している両方の方向で作業を実装して..応答を待っています。

 

[adap]

こんにちはjoinfaisal、それは、2つの代わりに、4つの信号にXとY"を破る"と、デザインのことは可能ですか？私は、入力とX_outとY_out出力としてX_in、Y_inを持っていることを意味します。これはあなたの問題を単純化するとともに、あなたがトライステートバッファを必要としません。もう一つの方法は、時間的なバッファtemp_xとtemp_yに（入力として行為時の）を読みながら、= 1のときSELのXとYにこれらのバッファを書いてXとYの値を格納することです（ときに出力として行為）次のクロックエッジで。これは、私はそれが動作するかどうか、それが参照してくださいをシミュレートしていないだけと考えられています。