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godis_knugen
Guest
デザインですが、簡単なVerilogのVHDLの内部への道に入れ設計を?
私は、外部ハードウェアが、に向かってポート宣言でダイナミックなVerilogファイルを持っていいVHDLでロジックを記述自分のしたい。それほどまだVerilogでおなじみ。
VHDLのことラッパーの種類をいくつか私が書くのか?もし、できるとすれば、どのようにすればいいのでしょうか。教えてください。
上の最後の編集godis_knugen 2008年3月25日12時42分、1時間に編集された合計
私は、外部ハードウェアが、に向かってポート宣言でダイナミックなVerilogファイルを持っていいVHDLでロジックを記述自分のしたい。それほどまだVerilogでおなじみ。
VHDLのことラッパーの種類をいくつか私が書くのか?もし、できるとすれば、どのようにすればいいのでしょうか。教えてください。
上の最後の編集godis_knugen 2008年3月25日12時42分、1時間に編集された合計