どのようにVerilogでVHDLを含めるには？

[godis_knugen]

デザインですが、簡単なVerilogのVHDLの内部への道に入れ設計を？

私は、外部ハードウェアが、に向かってポート宣言でダイナミックなVerilogファイルを持っていいVHDLでロジックを記述自分のしたい。それほどまだVerilogでおなじみ。

VHDLのことラッパーの種類をいくつか私が書くのか？もし、できるとすれば、どのようにすればいいのでしょうか。教えてください。
上の最後の編集godis_knugen 2008年3月25日12時42分、1時間に編集された合計

 

[echo47]

どのHDLのコンパイラソ¥フトウェアを使用していることは？

XSTでのModelSimとザイリンクス、私は特別な何もすることができますことなく両方のVerilogおよびVHDLソ¥ースファイルを含むビルドプロジェクトを。VHDLのファイルをラッパーなく使用して任意のことをインスタンス化Verilogのモジュールを、その逆-。しかし、ファイルと同じVHDLソ¥ースコードをのVerilogしない混合やファイルを使用して別の。

 

[godis_knugen]

イム使用してザイリンクス伊勢9.1

は、モジュールのインスタンスVHDLをsimlpyとしてあるとしてVerilogファイルを試してみました使用してトップ
例：
u_lはuser_l（
。CLKの（usr_clk）
。addrに（ht_wr_addr）
）;

それは合成私の実行という予¥期しないエラーが。

 

[echo47]

混合言語は、通常、コンパイルXSTのISE動作します。あなたがクラッシュ"エラー"予¥期しないことがありますが発生してトリガいくつかの他のバグです。たぶんISEのアップデートでは、あなたを助ける。

例をみて、この。これは、9.2.04動作ISEの罰金：
コード：

モジュール上（CLKを、icount）;

入力CLKの。

線が3:0] qを[;

出力は、3:0] icountを[;count4カウンタ（。CLKを（CLK）は、です。Q（q）の）;=は〜qをicountを割り当てる。

endmodule

 

[godis_knugen]

[OK]を、その仕事が、これていないときがある私は：

モジュール上`含める"rpsyscore_api.v"

ワイヤーCLKの。
ワイヤは、qを[3:0];
ワイヤはicountを[3:0];

count4カウンタ（。CLKを（CLK）は、です。Q（q）の）;

qは〜を割り当てるicountを=に;
endmodule

プロパティここで合成rpsyscore_api.vを指定ポートとの下に""パスをVerilogのincludeをファイルAPI先のセットする。

それから私は得る：
のライブラリ<work>デジタル雑誌のモジュール階層エラーの分析。
エラー：Xst：2683 -予¥期しないエラーの階層を発見しながら構¥築。

 

[echo47]

これはModelSimの仕事と私の両方のISE。私はラインを取るこのrpsyscore_api.vが含まれて：

（CLKを、icount）;私がナビゲータを実行ラインのISEからコマンドスクリプトプロジェクトからではなく、。行でrpsyscore_api.vフラグメントよりもようちんぷんかんぷんではなく、Verilogのモジュールを、拡張子を違うので与えることにしよう。"五"、またはパス検索のVerilog入れ、それを外で、そのプロジェクトのそれを解釈自動的にNavigatorがしようとしないVerilogファイル。これは推測というだけ。

 

[godis_knugen]

引用：

rpsyscore_api.vでフラグメント行はちんぷんかんぷんのようではなく、Verilogのモジュールをので、それを異なる拡張子を与えて見える"。vは"、またはVerilogの検索パスの外に置く、プロジェクトNavigatorは自動的にそれを解釈しようとしないので、 Verilogファイル。
それは単なる推測です。

 

[echo47]

rpsyscore_api.vは、ファイルがありますが良いあなたに"含まれて"トップ自体では不完全です。これは、キーワード'モジュールの開始と括弧の代わりに。

言い換えれば、他の場合は、の- VerilogファイルをにISEの非入れてパスを含めると、それに与えた"。v"を拡張子をので、ISEはそれ以上つまずくことがあります。

 

[godis_knugen]

なるほど、私は参照してください。オハイオ州および-プロパティバイスウェイプロパティ合成私のセットの下に"だったのディレクトリを"Verilogのが含まれます。

いや、解決しない。

コメント行を私はしかし、もしそれが動作する"count4カウンタが（。CLKを（CLK）は、です。Q（q）を）;"それはブロックをインスタンス化するVHDLの

<img src=¥"http://www.edaboard.com/images/smiles/icon_cry.gif¥" alt=¥"クライングまたは非常に悲しい¥" border=¥"0¥" />

 

[echo47]

私はこの問題をあなたの再現できません。あなたはソ¥ースをアップロードするさまざまなファイルと同じでファイル見通しをどちらもされることを確認私たちは？

 

[godis_knugen]

最終的にうまくいけば、私はプロジェクトを、新鮮な試みから新しいise9.2を使用してSPの最新。私はまだいけないが知っている理由に動作しないのでした。¨
とにかく、ヘルプのおかげです。

 

[Guest]

[No message]

 

[echo47]

それは良いニュース！たぶんあなたのコードは、バージョンていた古いバグを無名の単にトリガの一部。

 

[ishwarayya]

親愛なるecho47＆godis_knugen、

私は以下のようなコードを例のようにしてみましたカウンタmodifiyingことにより、バージョン、6.3c XE3/starterのModelSim

********* top.vファイル*******************
`"など"count4.vhd
モジュール上（CLKを、icount）;
入力CLKの。
ワイヤは、q [3];
出力はicount [3];

count4カウンタ（。CLKを（CLK）は、です。Q（q）の）;

qは〜を割り当てるicountを=に;
endmodule

**************************************** count4.vhdファイル****************************

ライブラリのIEEE;
使用ieee.std_logic_1164.all;
使用ieee.std_logic_unsigned.all;

エンティティがcount4です
ポート
（
CLKの：トライステートに。
問：アウトstd_logic_vector（3 downto 0）
）;
最後count4;

のcount4アルキはアーキテクチャです
信号のtmp：std_logic_vector（3 downto 0）：="0000";
始める
プロセス（CLK）は
始める
rising_edge場合（（CLK）は）し、
tmpに<= tmpの 1;
エンド場合はtrue。
工程;
質問<は= tmpの;
エンドアルキ。
************************

--->しかし、私はシミュレートします。五エラーを示して、次のそのファイル

**エラー：count4.vhd（1）：近くに";"：構¥文エラー、'予¥期しない;'、"期待"文字列を返しますを

ですが、余分な設定uのか..をシミュレートしながら？

、について

ishwar分23を追加した後：親愛なるecho47＆godis_knugen、

私は以下のようなコードを例のようにしてみましたカウンタmodifiyingことにより、バージョン、6.3c XE3/starterのModelSim

********* top.vファイル*******************
`"など"count4.vhd
モジュール上（CLKを、icount）;
入力CLKの。
ワイヤは、qを[3:0];
出力はicountを[3:0];

count4カウンタ（。CLKを（CLK）は、です。Q（q）の）;

qは〜を割り当てるicountを=に;
endmodule

**************************************** count4.vhdファイル****************************

ライブラリのIEEE;
使用ieee.std_logic_1164.all;
使用ieee.std_logic_unsigned.all;

エンティティがcount4です
ポート
（
CLKの：トライステートに。
問：アウトstd_logic_vector（3 downto 0）
）;
最後count4;

のcount4アルキはアーキテクチャです
信号のtmp：std_logic_vector（3 downto 0）：="0000";
始める
プロセス（CLK）は
始める
rising_edge場合（（CLK）は）し、
tmpに<= tmpの 1;
エンド場合はtrue。
工程;
質問<は= tmpの;
エンドアルキ。
************************

--->しかし、私はシミュレートします。五エラーを示して、次のそのファイル

**エラー：count4.vhd（1）：近くに";"：構¥文エラー、'予¥期しない;'、"期待"文字列を返しますを

ですが、余分な設定uのか..をシミュレートしながら？

、について

ishwar

 

[构]

あなたはファイルのVerilogコードをのVHDLことはできませんが含まれます。両方のファイルが個別にコンパイルする必要があります。