どのようにPLL用の狭いオンチップループフィルタを設計することができます？

[iaman]

チップ上に統合する（NF約400）私は、そのBW 10K未満のループフィルタを設計したいのですが、キャップC2が大きすぎると、誰か私にアドバイスを与えることができますか？ありがとう！[/IMG]

 

[rfsystem]

他のすべてのPLLのパラメータはスケールchargepump電流を固定している場合。低電流では、ループフィルタの高インピーダンスを意味します。そう低いキャップ。高いループ帯域幅または低VCOのゲインは、同じ方向に行くが、主要なループの動的な影響を与え。

 

[iaman]

はい、しかし問題はその次のとおりです。チャージポンプ電流は100uAですし、必要なループ帯域幅が10K未満、それがチップ上にループフィルタを設計することは本当に難しいです。そう私は知ってほしい値の大きなキャップを解決するために、いくつかの技術はありますか？

 

[dinesh agarwal]

KVCOを減らすことによって、あなたが言う100N以上の値の偶数50uA以下キャップへのチャージポンプ電流をサポートするために非常に困難である上限値も減少させる減らすことができます

 

[jecyhale]

チップ上に統合する（NF約400）私は、そのBW 10K未満のループフィルタを設計したいのですが、キャップC2が大きすぎると、誰か私にアドバイスを与えることができますか？ありがとう！[/IMG] [/引用]私はあなたKVCO、CP電流と分周比を減少させることができると思います。 [サイズ= 2] [色=＃999999] 57秒後に追加：[/色] [/サイズ]チップ上に統合する（NF約400）私は、そのBW 10K未満のループフィルタを設計したいのですが、キャップC2が大きすぎると、誰か私にアドバイスを与えることができますか？ありがとう！[/IMG] [/引用]私はあなたがループfilteを統合する場合、あなたがより小さい値1nFのためにコンデンサを削減すべきだと思う。